HDLBits学习记录 Day1

我是一名2020届的研究生，现在秋招刚开始，投了一些简历，基本都没有什么回应，总感觉秋招似乎刚开始就结束了一样。专业是电子信息类，但研究生期间主要搞得是图像方面的，具体是数字图像局部模糊检测和估计方向的。这个方向没啥用。研究生期间没能发表什么高水平的论文，也只是达到了学校的毕业要求而已。现在秋招也找不到工作，想走IC验证这条路，想着大不了明年毕业的时候再重新参加秋招吧。希望明年的这个时候我已经参加工作，入行IC行业了，能够赚钱养活我自己了。这是第一篇博客，希望是一个好的开始！

HDLBits是一个在线网站，包含一些IC设计和验证相关的教程和在线仿真工具。

设计电路通常需要三个步骤：

1. 编写HDL（Verilog）代码
2. 编译代码以生成电路：使用Altera Quatus编译
3. 仿真电路并修复BUG：使用ModelSim并行仿真，报告与参考电路的匹配程度以及时序图

状态：编译错误/仿真错误/不正确(输出和参考不匹配)/成功

//N1: Build a circuit with no inputs and one output that always drive 1 (or logic high).
model top_model(output one);
    assign one = 1;#等同于 assign one =1'b1;
endmodel


// N2: Create a module with one input and one output that behaves like a wire.
module top_module( in,  out );#不推荐这种写法
    input wire in;
    output wire out;
    assign out = in;
endmodule

module top_module( input in, output out );#推荐这种写法
 assign out = in;
endmodule

//N3:Create a module with 3 inputs and 4 outputs
module top_module( 
    input a,b,c,
    output w,x,y,z );
    assign w = a;
    assign x = b;
    assign y = b;
    assign z = c;//assign{w,x,y,z} = {a,b,b,c};
endmodule

异或门：XOR，用符号^表示

同或门：XNOR，也称为异或非门，~^

创建一个组合的 always 块。 这将创建组合逻辑，计算与顺序代码相同的结果。 for 循环描述电路*行为*，而不是*结构*，因此它们只能在程序块内使用（例如，总是块）。 创建的电路（电线和门）不进行任何迭代：它只会在迭代发生时产生相同的结果。 实际上，逻辑综合将在编译时进行迭代以确定要生成的电路。 （相比之下，Verilog 模拟器将在模拟期间按顺序执行循环。）

//实现一个向量的翻转
always @(*) begin	
	for (int i=0; i<8; i++)	// int is a SystemVerilog type. 
		out[i] = in[8-i-1];
end


generate
	genvar i;
	for (i=0; i<8; i = i+1) begin: my_block_name
		assign out[i] = in[8-i-1];
	end
endgenerate

很遗憾，听说IC行业卷的很，非科班毕业几乎都找不到工作，已经放弃这条路了，现在准备转嵌入式这个方向了......