本文描述了在设计过程中，在IP核内使用mark_debug标记信号，如何在Vitis和XilinxVivado工具中进行信号定义、工程刷新、合成、生成输出产品、设置debug、生成位流，以及在硬件层面的自动连接、触发运行和观察波形的过程。
我的情况是信号在ip核中，所以要到ip核内的文件给信号定义前面加上(*mark_debug = "true"*) ，比如(*mark_debug = "true"*) reg [63:0] out；
然后返回工程刷新ip，重新给system.bd做generate output products
synthesis
然后到open synthesis design里面set up debug，一路确定
generate bitstream
在vitis那边update hardware并且重新build project，开始debug
在vivado这边open hardware， auto connect，设置好trigger然后run
在vitis这边开始跑动，同时观察vivado的波形
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