vivado后仿真和行为级仿真结果不同的原因：1，multiple driven net； 2, inferring latch

已于 2024-02-23 13:56:18 修改
阅读量881 收藏 10
点赞数 10
文章标签： fpga 硬件
于 2024-02-22 11:28:20 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_44561071/article/details/136229291
版权

多次遇到post synthesis simultation与behavioral simulation结果有出入的情况，有时候还错的很离谱，看半天没看出问题。 

一次是发现有一个critical warning，说multiple driven net什么的

解决：仔细一看发现有一个信号是由多个信号驱动的，当同时发生时它不知道到底听哪边的。因为其中有一个驱动它的信号是rst所以之前没怎么看出来，改了就好了。

另一次是发现inferring latch的warning，在modelsim里仿真结果并没错，但是上板错了，用vivado重新跑了后仿真，发现也是错的（这让我思考是不是modelsim做后仿真并没有任何后仿真的功效，后仿真是不是一定要在vivado里面做？）。

解决：关于inferring latch我看了这篇

关于 状态机中的组合逻辑_inferring latch for variable-CSDN博客

最后决定去掉组合逻辑改用时序逻辑

EL0802
关注
  • 10
    点赞
  • 踩
  • 10
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
quartus prime 16.0 报警告 inferring latch
weixin_30502965的博客
09-07 1037
前言 当写always组合逻辑块时，可能会写出 poor code。综合时软件会推断出锁存器。例如下面代码： 1 always @* begin 2 if (c == 1'b1) begin 3 w = (a & b) ^ c; 4 end 5 end 当c等于0的时候，w就会保持上一个值，所以就产生了锁存器，quartus就会贴心的给你报一个警告。 ...
基于Vivado图像算法处理的仿真搭建
05-16
在进行仿真时，Vivado的Simulation模块提供了行为级和门级仿真功能。行为级仿真是对设计逻辑的验证，能快速检查代码的正确性；门级仿真则更接近实际硬件，可以评估设计的性能和资源占用。通过仿真，开发者可以在硬件...
xilinx vivado的五种仿真模式和区别
01-19
本文介绍一下Xilinx的开发软件 vivado 的仿真模式， vivado的仿真暂分为五种仿真模式。   分别为：   1. run behavioral simulaTIon-----行为级仿真，行为级别的仿真通常也说功能仿真。   2. post-synthesis funcTIon simulaTIon-----综合后的功能仿真。   3. post-synthesis TIming simulation-----综合后带时序信息的仿真，综合后带时序信息的仿真比较接近于真实的时序。   4. post-implementation function simulation-----布线后
关于FPGA（Vivado）后仿真相关问题的探讨
qq_33300585的博客
04-16 3269
关于FPGA（Vivado）后仿真相关问题的探讨
Verilog - “/“在vivado中的仿真结果记录
最新发布
liuchj的博客
10-09 86
3.关于Verilog实现除法操作后续再补充。2. 其余仿真取结果的整数部分。1. 0/0 仿真输出为X态；
行为级仿真、综合后仿真、布局布线后功能仿真、布局布线后时序仿真的区别
heren_ol的博客
11-10 2891
行为级仿真： 是指仅对逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性，如延时特性；也叫前仿真，综合前功能仿真 综合后仿真： 把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时对电路带来的影响 布局布线后功能仿真： 针对特定的FPGA厂家技术的仿真，此级仿真是在综合后、实现前而进行的功能级仿真，功能级仿真一般验证综合后是否可以得到设计者所需要的正确功能； 布局布线后时序仿真： 将布局布线的延时信息反
vivado仿真时使用的代码与实际不一致的解决办法
liuxiaoxiao66的博客
06-04 1879
在使用仿真软件时经常会遇到实际需要时间较长，而仿真需要改写实际代码运行时间的问题，在vivado软件中找到了解决办法
vivado综合过程中的multi-driven net警告
山音水月
11-27 3万+
今天在调试过程中发现FPGA代码运行与预期不一致，原以为会是时序问题，后来留心看了一下综合后的warning，看到了多重驱动的警告， Critical Warning : [Synth 8-3352] multi-driven net <signal_name> with 1st driver pin’<pin_nam
软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况
qq_33239106的博客
08-14 1767
标题modelsim 软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况 modelsim 软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况；如下图 后来我在Assignment中的setting 中的simulation中format for output netlist中发现我的输出语言是VHDL语言，但是我testbench是用verilog语言写的，后来我改成Verilog 后，重新运行，时序仿真能运行。 ...
vivado 2018.2与modelsim的联合仿真
08-27
vivado 2018.2 与 modelsim 的联合仿真 Vivado 2018.2 是 Xilinx 推出的 FPGA 设计工具，提供了强大的设计和仿真功能。然而，在使用 Vivado 2018.2 时，用户可能会发现其自带的仿真工具速度较慢。为了提高仿真速度...
【提供操作视频】vivado2019.2平台纯verilog开发的FIR低通滤波器,含testbench和matlab仿真程序
06-23
2.内容：【提供操作视频】vivado2019.2平台纯verilog开发的FIR低通滤波器,含testbench和matlab仿真程序 3.用处：用于FIR低通滤波器算法编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用...
使用vcs配合vivado进行仿真
05-11
在本文中，我们将详细探讨使用VCS（Virtuoso Cycle Simulator）配合Vivado进行仿真的方法和步骤。 首先，让我们了解什么是VCS。VCS是一种功能强大的仿真工具，广泛应用于数字电路设计和验证领域。它能够模拟数字...
modelsim2019.2 + vivado2018.2仿真xilinx原语.doc
12-02
总之，使用Modelsim 2019.2和Vivado 2018.2进行Xilinx原语的仿真需要对这两个工具的使用有深入理解，并且需要熟悉Xilinx的库结构和编译流程。遇到问题时，细心检查配置和设置，结合错误信息进行调试，通常都能找到...
project_2MUX1_vivado四选一选择器仿真_vivado二选一_vivado仿真_vivado四选一_使用Veri
10-04
本项目“project_2MUX1_vivado四选一选择器仿真_vivado二选一_vivado仿真_vivado四选一_使用Verilog”是基于Vivado平台，使用Verilog硬件描述语言实现四选一选择器（4-to-1 multiplexer）的设计与仿真。 Verilog是...
FFT.rar_Xilinx fft_fft vivado_site:www.pudn.com_vivado仿真_xilinx
09-24
1. "out.gold.dat"：这通常是一个参考输出文件，用于比较仿真结果，以验证算法的正确性。 2. "fft.cpp"：这是FFT算法的C++实现，可能包含了主要的蝶形运算和三重循环结构。 3. "fft.h"：头文件，可能定义了相关的...
【小技巧】vivado中功能仿真和时序仿真
FPGA/MATLAB学习教程/源码/项目合作开发
12-06 9589
在vivado中我们一般需要首先对程序进行功能仿真，其操作方法如下： 此时，功能仿真的效果如下所示：下一步，如果有需要，我们对程序进行时序仿真，此时，操作步骤如下：先进行综合布局布线操作： 然后进行时序仿真，操作如下： 可以看到，在完成布局布线之后，可以点击时序仿真，仿真结果如下：时序仿真和功能仿真区别，我们将上述仿真结果放大可以看到： 在两个数据的变化中间，会有一个0不稳态输出。这个也是实际FPGA开发过程中需要主要的问题。
关于Vivado仿真时，时钟信号初值设置方法导致仿真结果不一致的问题分析
ntguhui的专栏
11-14 3027
关于Vivado仿真时，时钟信号初值设置方法导致仿真结果不一致的问题分析
Vivado综合报multi-driven nets的错误的解决方法
热门推荐
坚持
05-24 4万+
这个错误是因为对于同一个信号，在不同的地方给它赋值。比如在两个always块中给同一个信号赋值。但是要注意，综合报错的位置不一定是错误赋值的位置，追踪定位这个错误的方法：1：在整个工程文件中，搜索出现多驱动的信号，详细对照这个信号的赋值情况2：直接生产RTL Schematic, 通过生产的电路图，查看是否有多驱动的情况出现...
如何后仿真
gaoxcv的博客
03-14 1429
vivado运行后仿真
vivado 行为仿真
05-02
Vivado 行为仿真是 FPGA 开发过程中的一个重要步骤，它可以帮助开发者在 FPGA 未实现之前对设计进行验证。通过行为仿真，可以模拟设计在 FPGA 中的行为，进而检查设计是否符合预期。Vivado 提供了多种行为仿真方式，包括基于 Verilog 或 VHDL 模型的仿真以及基于 IP 模型的仿真。下面简要介绍一下 Vivado 行为仿真的流程： 1. 在 Vivado 中创建工程，添加设计文件和仿真文件。 2. 设置仿真选项，包括仿真工具、仿真时间、仿真波形和仿真时钟等。 3. 编译设计文件和仿真文件，生成仿真模型。 4. 运行仿真，生成仿真波形并进行验证。 5. 分析仿真结果，对设计进行优化或修改。 需要注意的是，行为仿真并不能完全替代实际 FPGA 实现的测试，但它可以有效地提高设计的质量和可靠性，减少设计错误和成本。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值