记录FPGA开发中使用vivado遇到的问题

场景：

向vivado中添加自己编写的模块时，模块中含有AXI4—stream接口，报时钟错误

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问题描述

检查了跨时钟域的问题之后，仍然会报错

e.g.XXXX/A/S_AXI4_STREAM 的频率为：100000000 ，XXXX/B/M_AXI4_STREAM的频率为：50000000

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原因分析：

自己添加的RTL模块如果不设置AXI接口的话，默认频率为100Mhz，需要手动双击连接口进行更改

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解决方案：

双击接口名字更改时钟频率