DC中create_generated_clock的命令问题

创建generated时钟时:

-name  接自己起的名字;

[get_pins 接层级指示到所在pin];

-source [get_ports或pins 接上一级时钟端口名];

-master_clock 接上一级时钟名(自取的)-add;

-divide_by 接分频比;

-edges {x x x};表示一个周期的三个沿在上一级时钟哪些沿的位置,如135、246。

有问题欢迎大家一起讨论哈。

  • 0
    点赞
  • 6
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
`create_generated_clock` 是用于在Verilog创建一个由时钟生成器产生的新时钟信号的命令。该命令用于时钟域转换,即从一个时钟域转换到另一个时钟域。在时钟域转换,需要将一个时钟域的信号转换到另一个时钟域,以确保时序仿真的准确性。 `create_generated_clock` 命令的语法如下: ``` create_generated_clock ( -name <clock_name> -source <source_clock> [-divide_by <integer>] [-multiply_by <integer>] [-duty_cycle <float>] [-invert] [-edges {posedge | negedge}] [-master_clock <master_clock>] [-time <float>] [-comment <string>] [-async]) ``` 其,`-name` 用于指定新的时钟信号的名称,`-source` 用于指定时钟信号的来源,即输入时钟信号的名称。`-divide_by` 和 `-multiply_by` 用于指定时钟频率的除数和乘数,以调整新时钟信号的频率。`-duty_cycle` 用于指定新时钟信号的占空比,`-invert` 用于指定新时钟信号是否反向。`-edges` 用于指定新时钟信号的边沿,可设置为 posedge 或 negedge。`-master_clock` 用于指定主时钟信号,`-time` 用于指定时钟延迟时间,`-comment` 用于添加注释。`-async` 用于指定是否异步时钟。 例如,下面的示例代码创建了一个名为 `clk2` 的新时钟信号,它的频率是 `clk1` 的两倍,占空比为 50%。在这个例子,`clk1` 是输入时钟信号,其频率为 100MHz。 ``` create_generated_clock -name clk2 -source clk1 -multiply_by 2 -duty_cycle 0.5 ``` 需要注意的是,`create_generated_clock` 命令必须在时钟域定义之前使用。此外,如果使用了 `create_generated_clock` 命令,则必须在时钟域转换之前声明所有的时钟域和时钟信号。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值