生成时钟
在设计中有这样一类时钟,它是基于一个主时钟并通过相关逻辑转换后,在相位、频率、占空比等方面和主时钟有一定变化的分支时钟。我们可以把这类时钟定义为生成时钟,因此,生成时钟的时钟源来自主时钟,其相位参考主时钟,如下图所示。
使用SDC命令create_generated_clock来定义生成时钟,示例命令如下:
create_clock -period 10 -waveform {0 5} [get_ports CLK]
create_generated_clock -name CLKDIV3 -source CLK -divide_by 3 [get_ports DFF/Q]
以上命令定义的是一个基于主时钟CLK的分支时钟CLKDIV3,CLKDIV3的频率是主时钟的1/3,即生成时钟的周期是主时钟的3倍。生成时钟CLKDIV3与主时钟CLK的时钟信号波形的对比图如下图所示。