覆盖率和波形体现不一致

Verdi分析覆盖率和波形体现不一致

使用工具
VCS
Verdi

问题描述

当用Verdi分析代码覆盖率时，发现有不可能在该模式下出现的场景打到了：两个信号的逻辑或理应为低，即：1&&1不可能发生；用同样的种子仿真，dump波形和覆盖率，查看波形两个信号逻辑或始终为低，但（条件）覆盖率依旧打到。（以下用a和b代替两个信号）

问题分析

初步分析，应该是VCS和Verdi两个工具的使用问题。所以首先检查编译和仿真的命令，故查看Makefile文件

收集覆盖率，需要在编译时指定收集的覆盖率类型：

-cm cond+fsm+tgl+branch+line 收集覆盖率类型
-cm_hier +tree harness 0 指定层次，一般将其放置在一个文件中，便于更改

查看仿真命令，一开始并没有发现什么问题，后在同事提醒下，在编译时加入dump delta cycle的命令，我用的是

+fsdb+delta #此命令（一般不会加，在有问题出现时可以加上看delta cycle）需要配合 -debug_access+all

这时候再看波形，已经发生变化了，b信号有0ps的glitch产生，收集覆盖率的算法会采集到二者同时为高，故而起初会看到覆盖率和波形相互矛盾

【b是由组合逻辑产生的信号，应瞬时完成，前仿不应产生glitch，和设计分析后确定不影响RTL正常功能】

解决方法

在收集覆盖率时不收集glitch，在编译命令中加入-cm_glitch 0，即不收集glitch的覆盖率；同时注释掉查看delta cycle的选项，再次跑仿真命令，此时覆盖率a&&b始终为0，和预期相符。

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ChatGPT回答

以下是chatgpt关于不收集glitch覆盖率的回答（没亲自试过）

回答1：（感觉不靠谱）

在使用vcs编译时，如果想要避免收集glitch的覆盖率数据，可以在编译命令中加入以下选项：

-cm line+cond+fsm+tgl+path+assert

其中，“-cm”表示启用代码覆盖率功能，“line”表示采用行覆盖率方式，“cond”表示采用条件覆盖率方式，“fsm”表示采用有限状态机覆盖率方式，“tgl”表示启用触发器覆盖率统计，“path”表示采用路径覆盖率方式，“assert”表示同时支持断言覆盖率。

通过将上述选项全部包进去，可以确保不会收集到glitch的覆盖率数据。

回答2：（感觉可行）

如果您使用的是VCS编译器，可以通过以下步骤来禁用收集glitch的覆盖率：

1. 在编译命令中添加选项“-cm_no_glitch=1”，该选项将禁用收集glitch的覆盖率。
2. 如果您使用的是UVM测试框架，可以在UVM测试中设置“uvm_coverage_options.cm_no_glitch”参数为1，以禁用收集glitch的覆盖率。

请注意，禁用收集glitch的覆盖率可能会影响您的测试质量和可靠性，因此请在必要时谨慎使用。