fpga---基础工程搭建

*******设计流程***********
1.新建工程
2.添加IP核ZYNQ7处理系统；
3.进行系统模块信息配置；
     PS-PL Configuration    页面能够配置 PS-PL 接口，包括 AXI、 HP、UART波特率 和 ACP 总线接口。
     Peripheral IO Pins     页面可以为不同的 I/O 外设选择 MIO/EMIO 配置。
     MIO Configuration      页面可以为不同的 I/O 外设具体配置 MIO/EMIO。
     Clock Configuration    页面用来配置 PS 输入时钟、外设时钟，以及 DDR 和 CPU 时钟等。
     DDR Configuration      页面用于设置 DDR 控制器配置信息。
     SMC Timing Calculation 页面用于执行 SMC 时序计算。
     Interrupts             页面用于配置 PS-PL 中断端口。
  （1）去Peripheral IO Pins配置 UART的引脚口；
  （2）去MIO Configuration查看到更具体的UART引脚配置信息；
  （3）去PS-PL Configuration设置 UART串口通信的波特率。//在 General 目录下；
  （4）去DDR Configuration--DDR Controller Configuration--Memory Part目录选择 DDR 的器件；
  （5）去Clock Configuration配置 ZYNQ PS 中的时钟频率；
  （6）去PS-PL Configuration --General--Enable Clock Resets查看使能信号；
  （7）ok结束；
  （8）保存；
4.生成顶层 HDL 模块
   （1）在 Sources 窗口中，选中 Design Sources 下的 sysetm.bd, 这就是我们刚刚完成的 Block Design 设计。
右键点击 sysetm.bd，在弹出的菜单栏中选择“ Generate Output Products”，后点击“Generate”来生成设计的综合、实现和仿真文件。
   （2）在 Sources 窗口中，选中 Design Sources 下的 sysetm.bd, 这就是我们刚刚完成的 Block Design 设计。
右键点击 sysetm.bd，在弹出的菜单栏中选择“ Create HDL Wrapper”。
5.生成 Bitstream 文件并导出到 SDK
   在菜单栏选择 File > Export > Export hardware。
6.软件书写。（配置引脚） 
    //连接到 MIO7
     #define MIOLED0 7 
    //设置指定引脚的方向： 0 输入， 1 输出
      XGpioPs_SetDirectionPin(&Gpio, MIOLED0, 1);
    //使能指定引脚输出： 0 禁止输出使能， 1 使能输出
      XGpioPs_SetOutputEnablePin(&Gpio, MIOLED0, 1);
    //向指定引脚写入数据： 0 或 1
      XGpioPs_WritePin(&Gpio, MIOLED1, 0x0);
    //延时 1 秒
      sleep(1);