A.12 组合逻辑实例二:加法器 结构化描述 半加器 真值表 a b carry sum 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 逻辑电路图 设计模块 //文件路径:a.12/src/half_adder.v module half_adder(a,b,sum,carry); input a,b; output reg sum,carry; always@(a or b)begin sum = a ^ b; carry = a & b; end endmodule 全加器 真值表 a b carry_in<