System Verilog ref参数的理解

ystemVerilog提供了一个ref关键字作为函数参数的前缀。当使用ref时，表明参数是使用引用传递，'ref’语法类似C++中的引用。

有两种情况下使用’ref’做参数比较有意义：
第一种情况：由于函数只能有一个返回值（不考虑传统Verilog上的input/output参数端口声明），任务没有返回值。当函数需要返回多个值或者任务需要返回一个以上值的时候，通过引用传递就用得上。
第二种情况是运行效率的考虑：当大量的数据需要作为参数传递的时候，值传递效率很低。所有的数据需要在每次函数调用的时候被复制。如果参数使用’ref’前缀，可以不需要进行数据复制。但是这样会使得参数的数据容易被函数/任务中的代码修改。此危险可以通过声明ref参数为常量来解决.

这里简单举例解释一下，需要结合C的指针概念理解：
task/function xxxxx(ref logic arguments);
endtask/endfunction
上面的task/function，其“形参”是：ref logic arguments，
ref的意思你自己已经看过了，那么，这个task/function被调用的时候发生了什么呢？
那就是logic型变量arguments的指针被复制并传递至task/function内部，在task/function内部的一切
对arguments的操作，都是对变量arguments对应的指针，所指向的内容做操作。这和c语言的指针是一个概念。也就是说task/function参数是复制一份送入task/function的，这个行为是没有改变的，加了ref，那么参数的指针被复制，不加ref则参数本身被复制，当你对arguments操作的时候，你改变的，是指针所指向地址的内容而非指针本身。（这就是所谓的：在子程序修改ｒｅｆ参数变量的时候，其变化对于外部是立即可见的，因为指针指向的地址没变而该地址本身指向的内容可能改变了。如果sv允许修改指针本身，那么，这句话立刻就不成立了，但是sv限制了对指针本身的修改。）
const限定符限定了指针指向的内容是不可修改的，这个限定符可以防止在task/function内部修改了某个参数，引起意外错误（比如，在其他地方也用了这个指针指向的内容，但他不知道在task/function内部这个指针指向的内容已经被改变了，这是一种非常有用保护措施）.

语言这种东西最好不要仅仅从概念解释上理解。所有这些表述形式都只是编译实现的需要。
所有语言的数据结构，其实都是存储器中的bit，只有两类语义，地址和数据，这都地球人全知道。
所谓的多态、引用、集成、指针、静态、以及这里提到的ref等等，都只不过是一些翻译词汇，用来描述针对某地址的数据进行了某些读写操作。
比如ref ，大白话讲：就是说你一加这东西，你程序操作的目标数据，都是存储器中同一片地址数据，这样凡是用到这片数据的程序，都会牵一发动全身。

使用注意：见绿皮书P121
1）在需要方法中修改类中参数值得时候，需要在参数前加上ref，尤其是句柄，否则在方法内部对参数的修改 不会被调用该方法的代码看到。P123
2) ref 参数只能被用于带自动存储的子程序中，若程序或模块指明了automatic属性，则其子程序都是自动存储的（P55）；如果不希望子程序修改数组的值，则使用const ref类型。

总结：ref

1. ref 只能被用于带自动存储的子程序中，不希望被修改则用const ref（P55）
2. 在任务里修改变量对调用他的函数随时可见（P123）