《Verilog数字系统设计教程》夏宇闻 第四版思考题答案(第16章）

第16章 复杂时序逻辑电路设计实践

1.什么是同步状态机？
答：所有的触发器的时钟端都连接在一个共同的时钟信号上，所以状态的改变只可能发生在时钟的跳变沿上。
2.设计有限同步状态机的一般步骤是什么？
答：（1）逻辑抽像，得出状态转换图；
（2）状态简化；
（3）状态分配；
（4）选定触发器的类型并求出状态方程、驱动方程和输出方程；
（5）按照方程得出逻辑图。
3.为什么说把具体问题抽像成嵌套的状态机的思考方式可以处理极其复杂的逻辑关系？
答：Verilog HDL来描述状态机，可以充分发挥硬件描述语言的抽像建模能力，使用always块和case等条件语句及赋值语句即可方便完成，具体的逻辑简化、逻辑电路到触发器映射均可由计算机自动完成。
4.为什么要用同步状态机来产生数据流动的开关控制序列？
答：我们指导，诸如加减乘除比较等运算都可以用组合逻辑来实现，但运算的输入必须有一段实践才能得到稳定的输出，而输出要被下一阶段的运算作为输入，也必须要有一段时间的稳定，因此输出的结果必须保存在寄存器组中。对寄存器组之间数据流动进行精确的控制，在算法的实现过程中有着极其重要的作用。这种控制是由同步状态机实现的。
5.什么是HDL,RTL级的描述方式？它与行为描述方式有什么不同？
答：RTL级描述数据在寄存器之