高速电路设计实践[一、概述]
一、如何区分高速和低速
第一步,获取信号的有效频率 Fknee 和走线长度 L
第二步,利用Fknee 计算出信号的有效波长 λknee
第三步,判断 L 与
1
/
6
×
1/6×
1/6×λknee 之间的关系,若 L >
1
/
6
×
1/6×
1/6×λknee ,则信号为高速信号,反之,则为低速信号。
误区一
信号周期频率 Fclock 高的才属于高速设计。
事实上,设计中需要考虑的最高频率往往取决于信号的有效频率(或称转折频率)Fknee
F
c
l
o
c
k
=
1
/
T
c
l
o
c
k
Fclock=1/Tclock
Fclock=1/Tclock
F
k
n
e
e
=
0.5
/
T
r
(
10
%
−
90
%
)
Fknee=0.5/Tr(10\%-90\%)
Fknee=0.5/Tr(10%−90%)
误区二
电容/电感是理想的器件
低速时:C视为断路,L视为短路;
高速时:C视为短路,L视为断路。
注意
没有现成电路情况下,可假设信号的上升沿时间为信号周期的7%,信号有效频率 Fknee 约为信号周期频率 Fclock 的7倍。(对于极高频信号1GHz以上的,不成立,上升时间可能达到信号周期的20%)
对所有高速信号应视作传输线处理
二、调试
第一步,验证是否存在电源短路现象。
第二步,对单板上可编程器件程序的加载。
第三步,对电源电路、逻辑设计、时钟和复位电路等功能模块的调试可并行进行。
注:
(1)本文主要总结于《高速电路设计实践》书籍,加之部分个人理解。如有侵权请联系删除,喜欢请点赞关注加收藏。
(2)总结中省去很多设计案例,如有兴趣请移步原版书籍。