VCS仿真选项

• 如何查timescale

scopt tb_top
call {$printtimescale}，

• 如何打开仿真文件 *.vf
  verdi -ssf /output/mahaixia/mc20/soc_sd_mst_config/sim/SD_test3/wave.vf -dbdir /output/mahaixia/mc20/soc_sd_mst_config/com/simv.daidir/

-force_list
验证环境中构造用例时可能会通过force内部的信号，达到测试的目的.为了方便后续环境检视，可以通过设置编译选项和运行选项的方式，获取force的信号.
1.-force_list
编译选项中添加-force_list.
vcs <debug_option> filename.v -force_list <other_vcs_options>
用PLI force，debug_option选择-debug；language force选择-debug_pp
2.–force_list
运行选项中指定输出的文件,可以选择相对路径输出也可以选择绝对路径输出.在整个仿真完成之后，会将所有使用到force的位置打印到指定的文件当中，方便后续查看.
simv –force_list

• debug_region+cell

需要注意的是：-debug_access+all 并不包含library(-v -y指定)和cell（`celldefine编译原语标记的module，是cell module），无法PLI访问(如uvm_hdl_write)和波形dump。加上-debug_region=cell+lib才可以正常访问。而-debug_all则是默认包含library和cell。（一般library和cell为标准单元，特别是在后仿，RTL综合成stdcell，被celldefine标记，而且PR也加入很多buf和inv, 降低仿真速度，增加波形文件size，如果不需要可以加上+nocelldefinepli+2,只dump module instance上的port波形）。