如何保证正确的时序-规避delay line 输出端的glitch造成错误的结果

仿真中发现，
SOC仿真中，
1 DL2(delay line) 输出端 odl2_out 有25ps glitch;
2 原因是 idl2_bypassen 从1 变0
3 cresetn_rx 在有glitch 的时候 release;

PHY1 DL2 作用是RX CLK,

所以，这里的时序有问题，
应该在idl2_bypassen 切换完，等一段时间，再release creset_rx, 这样 RX CLK 作用的逻辑就不会被 glitch 影响。
如IP 波形所示，