FPGA入门学习笔记（六）Vivado实现可控线性序列机

已于 2023-05-17 20:02:54 修改
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分类专栏： FPGA 文章标签： fpga开发 学习
于 2023-03-01 19:51:50 首次发布
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Led实验进化六部曲

0、Led灯按照亮0.25秒，灭0.75秒的状态循环亮灭
1、Led灯按照亮0.25秒，灭0.5秒，亮0.75秒，灭1秒的状态循环亮灭
2、Led灯按照指定的模式亮灭，模式未知且由用户随机指定。以0.25秒为一个变化周期，8个变化状态为一个循环
3、Led灯按照指定的模式亮灭，模式未知且由用户随机指定。8个变化状态为一个循环，每个变化状态的时间值可以根据不同的应用场景选择
4、多个LED灯按照设置的模式各自在一个变化循环内独立亮灭变化
5、每隔10ms让Led灯的一个8状态循环执行一次（每个状态的变化时间值小一点，方便测试，比如设置为10ns）

0

仿真波形

在这里插入图片描述

设计文件程序

module counter_led_zero(
    input Clk,
    input Reset_n,
    output reg Led
);

reg [25:0]counter;
parameter MCNT = 25'd50000000;

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter <= 0;
    else if(counter == MCNT - 1)
        counter <= 0;
    else
        counter <= counter + 1'd1;
end
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        Led <= 0;
    else if(counter == (MCNT*3)/4 - 1)
        Led <= 1;
    else if(counter == MCNT - 1)
        Led <= 0;
end
endmodule

仿真文件程序

`timescale 1ns / 1ns

module counter_led_zero_tb();
    reg Clk;
    reg Reset_n;
    wire Led;
    counter_led_zero counter_led_zero_test(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Led(Led)
    );
    defparam counter_led_zero_test.MCNT = 25'd50000;
    initial Clk <= 1;
    always #10 Clk <= !Clk;
    initial begin
        Reset_n <= 0;
        #200;
        Reset_n <= 1;
        #2000000;
    end
endmodule

1

仿真波形

在这里插入图片描述

设计文件程序

module counter_led_one(
    input Clk,
    input Reset_n,
    output reg Led
);

reg [26:0]counter;
parameter MCNT = 26'd125000000;

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter <= 0;
    else if(counter == MCNT - 1)
        counter <= 0;
    else
        counter <= counter + 1'd1;
end
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        Led <= 1;
    else if(counter == MCNT/10 - 1)
        Led <= 0;
    else if(counter == MCNT/10 + MCNT/5 - 1)
        Led <= 1;
    else if(counter ==(MCNT/10 + MCNT/5)*2 - 1)
        Led <= 0;
    else if(counter == MCNT - 1)
        Led <= 1;
end
endmodule

2

仿真波形

在这里插入图片描述

设计文件程序

Method_1

module counter_led_two(
    input Clk,
    input Reset_n,
    input [7:0] sel,
    output reg Led
);

reg [27:0]counter;
parameter MCNT = 28'd100000000;

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter <= 0;
    else if(counter == MCNT - 1)
        counter <= 0;
    else
        counter <= counter + 1'd1;
end
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        Led <= 0;
    else if(counter == MCNT/8 - 1)
        Led <= sel[0];
    else if(counter == MCNT*2/8 - 1)
        Led <= sel[1];
    else if(counter == MCNT*3/8 - 1)
        Led <= sel[2];
    else if(counter == MCNT*4/8 - 1)
        Led <= sel[3];
    else if(counter == MCNT*5/8 - 1)
        Led <= sel[4];
    else if(counter == MCNT*6/8 - 1)
        Led <= sel[5];
    else if(counter == MCNT*7/8 - 1)
        Led <= sel[6];
    else if(counter == MCNT - 1)
        Led <= sel[7];
end
endmodule

Method_2

module counter_led_two(
    input Clk,
    input Reset_n,
    input [7:0] sel,
    output reg Led
);

reg [27:0]counter;
parameter MCNT = 28'd100000000;

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter <= 0;
    else if(counter == MCNT - 1)
        counter <= 0;
    else
        counter <= counter + 1'd1;
end
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        Led <= 0;
    else case(counter)
        MCNT*1/8 - 1: Led <= sel[0];
        MCNT*2/8 - 1: Led <= sel[1];
        MCNT*3/8 - 1: Led <= sel[2];
        MCNT*4/8 - 1: Led <= sel[3];
        MCNT*5/8 - 1: Led <= sel[4];
        MCNT*6/8 - 1: Led <= sel[5];
        MCNT*7/8 - 1: Led <= sel[6];
        MCNT*8/8 - 1: Led <= sel[7];
        default:Led <= Led;
    endcase
end
endmodule

仿真文件程序

`timescale 1ns / 1ns

module counter_led_zero_tb();
    reg Clk;
    reg Reset_n;
    reg [7:0]sel;
    wire Led;
    counter_led_two counter_led_zero_test(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .sel(sel),
        .Led(Led)
    );
    defparam counter_led_zero_test.MCNT = 25'd100000;
    initial Clk <= 1;
    always #10 Clk <= !Clk;
    initial begin
        Reset_n <= 0;
        sel = 0;
        #200;
        Reset_n <= 1;
        #2000;
        sel = 8'b1001_1010;
        $stop;
    end
endmodule

3

仿真波形

在这里插入图片描述

设计文件程序

module counter_led_three(
    input Clk,
    input Reset_n,
    input [7:0] sel,
    input [31:0] Time,
    output reg Led
);

reg [31:0]counter;
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter <= 0;
    else if(counter == Time - 1)
        counter <= 0;
    else
        counter <= counter + 1'd1;
end

reg [2:0]counter2;
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter2 <= 0;
    else if(counter == Time - 1)
        counter2 <= counter2 + 1'b1;
end

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        Led <= 0;
    else case(counter2)
            0: Led <= sel[0];
            1: Led <= sel[1];
            2: Led <= sel[2];
            3: Led <= sel[3];
            4: Led <= sel[4];
            5: Led <= sel[5];
            6: Led <= sel[6];
            7: Led <= sel[7];
        default:Led <= Led;
    endcase
end
endmodule

仿真文件程序

`timescale 1ns / 1ns

module counter_led_three_tb();
    reg Clk;
    reg Reset_n;
    reg [7:0]sel;
    reg [31:0] Time;
    wire Led;
    counter_led_three counter_led_three_test(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .sel(sel),
        .Time(Time),
        .Led(Led)
    );
    initial Clk <= 1;
    always #10 Clk <= !Clk;
    initial begin
        Reset_n = 0;sel = 0;Time = 0;
        #200;
        Reset_n = 1;
        #2000;
        Time = 2500;
        sel = 8'b1001_1010;
        #20000000;
        sel = 8'b1011_1110;
        #20000000;
        $stop;
    end
endmodule

4

仿真波形

在这里插入图片描述

设计文件程序

module counter_led_four(
    input Clk,
    input Reset_n,
    input [7:0] sel_A,
    input [7:0] sel_B,
    input [31:0] Time,
    output reg [1:0]Led
);

reg [31:0]counter;
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter <= 0;
    else if(counter == Time - 1)
        counter <= 0;
    else
        counter <= counter + 1'd1;
end

reg [2:0]counter2;
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter2 <= 0;
    else if(counter == Time - 1)
        counter2 <= counter2 + 1'b1;
end

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        Led <= 0;
    else case(counter2)
            0: begin Led[0] <= sel_A[0]; Led[1] <= sel_B[0]; end
            1: begin Led[0] <= sel_A[1]; Led[1] <= sel_B[1]; end
            2: begin Led[0] <= sel_A[2]; Led[1] <= sel_B[2]; end
            3: begin Led[0] <= sel_A[3]; Led[1] <= sel_B[3]; end
            4: begin Led[0] <= sel_A[4]; Led[1] <= sel_B[4]; end
            5: begin Led[0] <= sel_A[5]; Led[1] <= sel_B[5]; end
            6: begin Led[0] <= sel_A[6]; Led[1] <= sel_B[6]; end
            7: begin Led[0] <= sel_A[7]; Led[1] <= sel_B[7]; end
        default:Led <= Led;
    endcase
end
endmodule

仿真文件程序

`timescale 1ns / 1ns

module counter_led_four_tb();
    reg Clk;
    reg Reset_n;
    reg [7:0]sel_A;
    reg [7:0]sel_B;
    reg [31:0]Time;
    wire [1:0]Led;
    counter_led_four counter_led_four_test(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .sel_A(sel_A),
        .sel_B(sel_B),
        .Time(Time),
        .Led(Led)
    );
    initial Clk <= 1;
    always #10 Clk <= !Clk;
    initial begin
        Reset_n = 0;sel_A = 0;sel_B = 0;Time = 0;
        #200;
        Reset_n = 1;
        #2000;
        Time = 2500;
        sel_A = 8'b1001_1010;sel_B = 8'b1011_1110;
        #20000000;
        $stop;
    end
endmodule

5

仿真波形

在这里插入图片描述

设计文件程序

module counter_led_five_xmg(
    input Clk,
    input Reset_n,
    input [7:0] sel,
    input [31:0] Time,
    output reg Led
);

reg [19:0]counter0;
reg [31:0]counter;
reg EN;

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter0 <= 0;
    else if(counter0 == 500000 - 1)
        counter0 <= 0;
    else
        counter0 <= counter0 + 1'b1;
end

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        EN <= 0;
    else if(counter0 == 0)
        EN <= 1;
    else if((counter2 == 7)&&(counter == Time - 1))
        EN <= 0;
end



always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter <= 0;
    else if(EN == 1)begin
        if(counter == Time - 1)
            counter <= 0;
        else
            counter <= counter + 1'd1;
    end
    else
        counter <= 0;
end

reg [2:0]counter2;
always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        counter2 <= 0;
    else if(EN == 1)begin
        if(counter == Time - 1)
            counter2 <= counter2 + 1'b1;
    end
    else
        counter2 <= 0;
end

always @(posedge Clk or negedge Reset_n) begin
    if(!Reset_n)
        Led <= 0;
    else case(counter2)
                0: Led <= sel[0];
                1: Led <= sel[1];
                2: Led <= sel[2];
                3: Led <= sel[3];
                4: Led <= sel[4];
                5: Led <= sel[5];
                6: Led <= sel[6];
                7: Led <= sel[7];
            default:Led <= Led;
        endcase
end
endmodule

仿真文件程序

`timescale 1ns / 1ns

module counter_led_five_xmg_tb();
    reg Clk;
    reg Reset_n;
    reg [7:0]sel;
    reg [31:0] Time;
    wire Led;
    counter_led_five_xmg counter_led_five_xmg_test(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .sel(sel),
        .Time(Time),
        .Led(Led)
    );
    initial Clk <= 1;
    always #10 Clk <= !Clk;
    initial begin
        Reset_n = 0;sel = 0;Time = 0;
        #200;
        Reset_n = 1;
        #2000;
        Time = 2500;
        sel = 8'b1011_1110;
        #20000000;
        $stop;
    end
endmodule
NonnettaWu
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线性序列机与串行接口DAC驱动设计
11-11
通过TLV5618DAC芯片以及线性序列机实现对DAC的驱动，采用小梅哥AC620实验开发板。本资源包含所有的源文件，仿真文件。
使用vivado软件，状态机方法进行FPGA序列检测
03-28
使用vivado编写FPGA代码进行序列检测，其中附件中给出了具体的状态机结构，以及文件的提示。
线性序列 模版
__water
08-26 598
typedef long long ll; // 线性序列 求第n项const ll mod=1000000007; ll quick_pow(ll a,ll b) {ll res=1;a%=mod;for(;b;b>>=1){if(b&1)res=res*a%mod;a=a*a%mod;}return res;} const int N=10010; ll res[N],base[N],_c[N]
关于FPGA设计中的线性序列机和状态机
李亚琦的博客
03-11 798
了解线性序列机和状态机的思想和基本实现方法。
FPGA学习-线性序列机（利用DAC输出电压和波形）
weixin_58634335的博客
12-18 2998
实验现象： 实验一： 使用testbench测试文件输入任意期望电压值对应的数据，在波形图可以看到输出数据。 实验二： 将rom输出挂接到TLC5620的数据输入端，观察输出端的正弦波。 DA/AD模块： 4通道10位串行模数转换（AD）芯片TLV1544； 4通道8位串行数模转换（DA）芯片TLC5620； ADC模拟量最大输入3.3V； ...
状态机与序列机
qq_45029834的博客
10-24 2600
线性序列机LSM（Linear Sequential Machine）是比较新的一种自动机模型，也可以说模型的提出并不新（上世纪50年代），但作为高端EDA理论的补充，的确是非常新颖的。有限状态机（Finite State Machine），在理论体系中，隶属于有限自动机FA的集合，或者说，LSM与FAM的理论体系是相同的。广义的FSM包含LSM，或者说，LSM是广义FSM的特例：状态转移按照线性规律，始终从上一个状态转向唯一的一个下一个状态。侠义的FSM。
什么是线性序列机？
m0_58433166的博客
03-23 225
个人理解：就是根据时序图来写代码，根据不同的时间来进行具体的操作。其中不同的时间主要是依靠计数器来进行计时。
线性序列机原理与应用
weixin_47112870的博客
03-13 883
计数器不仅可以取最大值，还可以取中间的任意值。可以将计数器当作一把时间的尺子，用计数器的每一个计数值当作一个刻度，从而得到各个需要的时刻。在指定的时刻，执行需要的操作。
fpga通过vivado实现序列检测
04-16
fpga通过vivado实现序列检测
二阶数字锁相环的FPGA实现，基于Vivado2018平台
11-05
内容：二阶数字锁相环的FPGA实现工程文件 仿真平台：Vivado 2018.3 各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器 主要使用IP核：Multiplier，FIR Compiler，dds_compiler 注：仿真时，test...
FPGA DDS IP实现单频 线性调频
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10-21
本文主要介绍了一种利用FPGA IP核设计线性调频信号脉冲压缩的方法，通过各种仿真与实际测试表明脉冲压缩结果正确。这种基于IP核的模块化设计方法非常灵活，参数的设置和修改方便，大大缩减了设计的开发周期。需要注意的是，虽然IP核的内部结构和实现功能已经固定，但设计时也要结合算法原理和IP核的自身特点综合考虑，对参数进行合理设置，以便获得硬件资源和运算速度的最优化。
fpga通过vivado实现序列检测流水灯
04-16
fpga通过vivado实现序列检测流水灯
fpga通过vivado实现moore状态机
04-16
fpga通过vivado实现moore状态机
FPGA设计-线性序列机
qq_37405067的博客
12-28 4882
一.简介 ：线性序列机是用来产生无周期的信号的一种方法，与有限状态机产生这种信号相比更简单。 二.设计 目的：产生一路无周期信号。 输入输出接口： 信号名 I/O 位宽 功能 clk I 1 50MHz时钟 rst_n I 1 复位 out O 1 无周期序列信号 ...
【自学小梅哥fpga】07 led6道题引出线性序列机
qq_41989764的博客
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复位清零，仿真调试，使用控制信号EN控制计数器的计数与不计数。
利用DDS IP实现线性调频信号（二）
ShownSun博客
01-17 6418
“幸福不会从天而降，梦想不会自动成真”；“幸福都是奋斗出来的”；“世界上没有坐享其成的好事，要幸福就要奋斗”; 文章目录利用DDS IP实现线性调频信号1 DDS技术简介2 DDS IP使用说明3 线性调频信号3.1 理论介绍3.1.1 基本概念3.1.2 表达公式3.1.3 应用范围3.2 Matlab仿真3.2.1 matlab代码3.2.2 仿真结果图像3.3 FPGA实现3.3.1 参数计算3.3.2 仿真结果 利用DDS IP实现线性调频信号 1 DDS技术简介 随着电子技术的不断发..
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05-07 504
通过在vivado中例化一个DDS生成一个可控制脉宽、带宽、重复频率的线性调频信号。在仿真顶层文件中导出然后在从matlab中读取出来，便于分析信号且验证其正确性。从图可知信号脉宽为20us，重复周期为50us，带宽为10M的线性调频信号。与vivado中顶层预设的一致。这里我设定运行时钟为100M，生成一个脉宽为20us、带宽为10M、重复周期为50us的线性调频信号。在顶层仿真中将实部信号和虚部信号导出到桌面 lfm_sign.txt中。在通过matlab读取，这里给出matlab读取的代码。
【总线】AXI4第二课时：深入AXI4总线的基础事务
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sqqwm的专栏
06-20 684
大家好,欢迎来到今天的总线学习时间!如果你对电子设计、特别是FPGA和SoC设计感兴趣，那你绝对不能错过我们今天的主角——AXI4总线。作为ARM公司AMBA总线家族中的佼佼者，AXI4以其高性能和高度可扩展性，成为了现代电子系统中不可或缺的通信桥梁。
vivado实现线性调频信号
10-13
要在Vivado中实现线性调频信号，可以使用Direct Digital Synthesizer（DDS）模块。DDS模块可以生成各种类型的信号，包括正弦波、方波、锯齿波和线性调频信号等。以下是实现线性调频信号的步骤： 1. 打开Vivado并...

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