tony_yu_to-CSDN博客

原创【VHDL】基础知识总结（2）——语句篇

顺序语句与并行语句是VHDL程序中两大基本描述语句**顺序语句赋值语句转向控制语句1. IF语句2. CASE语句3. LOOP语句4. NEXT语句5. EXIT语句等待语句空操作语句断言语句子程序调用语句返回语句赋值语句信号赋值全局性，延迟，变量赋值局部量，无延迟转向控制语句1. IF语句if语句的单选控制if语句的二选控制if语句的多选控制（嵌套）—具有优先级示例：2. CASE语句case语句是另外一种形式的条件控制语句，具备if语句的类似功能格式：注意：

2020-06-01 21:26:53 1997

原创【VHDL】基础知总结（1）

EDA名词解释：EDA:电子设计自动化CPLD:复杂可编程逻辑器件FGPA:现场可编辑逻辑门阵列VHDL:硬件描述语言ASIC:专用集成电路EDA设计方法采用自顶向下（Top-Down）的设计思想基于EDA软件的FPGA/CPL计流程为：设计输入→综合→布线布局（适配）→仿真→下载和硬件则试。VHDL程序框架通常由库（ Library）、程序包（Package）、实体（ Entity）——实体（ Entity）说明是一个设计实体的外层设计单元，其功能是对这个设计实体与..

2020-05-30 21:06:48 2747

原创【VHDL】状态机设计——moore型

例：完成自动售货机的VHDL设计。要求：有两种硬币：1元或5角，投入1元5角硬币输出货物，投入2元硬币输出货物并找5角零钱。程序：library ieee;use ieee.std_logic_1164.all;entity sale isport(clk: in std_logic; rst:in std_logic; input:in std_logic_vector(1 downto 0); output:out std_logic_vector(2 downto 0));end

2020-05-26 08:32:28 3604

原创【VHDL】八三编码器

八三编码器**方法一：**使用IF语句程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ENCODER ISPORT( IN1: IN STD_LOGIC_VECTOR(7 DOWNTO 0); OUT1: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END;ARCHITECTURE ONE OF ENCODER ISBEGINPROCESS(IN1)BEGIN if IN1(7)='1' THEN

2020-05-19 16:52:12 4018

原创【VHDL】带使能端的同步复位的8位寄存器设计

【VHDL】带使能端的同步复位的8位寄存器设计程序：library ieee;use ieee.std_logic_1164.all;entity reg8 isport(clk,OE,RES:in std_logic; A:in std_logic_vector(7 downto 0); Q:out std_logic_vector(7 downto 0) );end entity;architecture one of reg8 isbeginprocess(O

2020-05-17 14:37:22 3437 2

原创【VHDL】四位全减器

全减器真值表理解：点击了解采用元件例化一位半减器程序：library ieee;use ieee.std_logic_1164.all;entity bjq isport (x_h,y_h:in std_logic;c1,s1:out std_logic);end;architecture one of bjq isbeginprocess(x_h,y_h)begins1<= x_h xor y_h;c1<= (not x_h) and y_h;end proc

2020-05-16 16:02:51 9090 1

原创【VHDL】随机存储器RAM、只读存储器ROM

【VHDL】随机存储器设置程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY RAM_8 ISPORT(CS,RD,WR:IN STD_LOGIC; CLK:IN STD_LOGIC; ADDR:IN INTEGER RANGE 0 TO 15; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ENTITY;

2020-05-15 11:05:25 4118

原创【VHDL】分频器设计要求：25分频，占空比为50%

【VHDL】分频器设计要求：25分频，占空比为50%程序`LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.all;entity DIV_25 ISPORT(CLK:IN STD_LOGIC; S1,S2:BUFFER STD_LOGIC; CNT:BUFFER INTEGER; Q:OUT STD_LOGIC);END ENTITY;ARCHITECTURE ONE OF DIV_25 ISBEGIN PROCESS(CLK) BEGIN IF C

2020-05-14 13:09:29 4118 4

原创【VHDL】四选一选择器程序编写

四选一选择器程序编写程序：library ieee;use ieee.std_logic_1164.all;entity si isport(S0,S1,EN:in std_logic; A:in std_logic_vector(3 downto 0); y:out std_logic);end ;architecture one of si issignal s: std_logic_vector(2 downto 0);begins<=S0&S1&EN

2020-05-13 17:49:26 3847

原创【VHDL】VHDL实现同步置数，异步复位的D触发器设计

同步置数，异步复位的D触发器设计程序`LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY D ISPORT (clk,R,S: IN STD_LOGIC; D: IN STD_LOGIC_vector(3 downto 0); Q: OUT STD_LOGIC_vector(3 downto 0));END entity;ARCHITECTURE one OF D ISBEGINPROCESS(clk,R,S,D)BEGIN I.

2020-05-12 10:47:24 7408 1

原创【VHDL】利用计数器实现20分频，占空比为50%

利用计数器实现20分频，占空比为50%程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;--USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT_20 ISPORT(CLK:IN STD_LOGIC; CNT:BUFFER INTEGER; C1:OUT STD_LOGIC);END ENTITY;ARCHITECTURE ONE OF CNT_20 ISBEGIN PROCESS(CLK) BEGIN

2020-05-11 10:35:34 2418

原创【VHDL】计数器实现2-4-8分频

计数器实现2-4-8分频分频器：对较高频率的信号进行分频，得到较低频率的信号，本质是计数器类似于2-4-8分频的问题有以下两个特点:一、二的指数倍 -----------二、占空比为50% ------------一般的解决方式：定义一个数据，按照标准逻辑位计数，对其最低位，低位，次高位，高位…进行数据输出。占空比：在一段连续工作时间内脉冲占用的时间与总时间的比值程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.

2020-05-11 09:35:03 5815 3

凡的博客