【VHDL】状态机设计——moore型

例：完成自动售货机的VHDL设计。要求：有两种硬币：1元或5角，
投入1元5角硬币输出货物，投入2元硬币输出货物并找5角零钱。

程序：

library ieee;
use ieee.std_logic_1164.all;

entity sale is
port(clk: in std_logic;
	rst:in std_logic;
	input:in std_logic_vector(1 downto 0);
	output:out std_logic_vector(2 downto 0));
end entity;

architecture one of sale is
type STATE is (S0,S1,S2,S3,S4);
SIGNAL CURRENT_STATE,NEXT_STATE:STATE;
begin
	REG:PROCESS(clk,rst