有关信号线若干问题

一，信号线等长

1.1为什么等长？

等长线是为了减少信号相对延时；由于信号在PCB走线上存在延时，正比于信号线的长度。假设PCB上有两个完全相同的信号，但是布线长度不同。那么发端完全相同的信号在接收端就会由于延时的差异造成两个信号相位的不同。不相关的信号布线差异都不会引起问题。但是如果两根信号有时序要求，那么信号延时就可能造成信号错误。

1.2信号传输方式

1. 异步方式；信号靠握手传输。
2. 外时钟同步方式；两块芯片均使用外部时钟。
3. 内时钟同步方式；两块通讯芯片中，一块芯片给另一块芯片提供时钟。
4. 源同步方式；时钟、数据输出时固定相位同时传输。
5. 时钟数据恢复方式；从信号中同时提取数据与时钟。

时序分析的一般就是：共同时钟时序，源同步时钟时序，串行信号时序。下图关于信号传输的一个发展

共同时钟的信号速率一般都较低，（通常适用于中等速度的总线设计，比如200MHz~300MHz 以下的频率），对时序的要求一般不严苛，更多的不是去关注他的等长，而是注意走线的长度不要太长。重点对等长有要求的是源同步时钟和串行信号。

1.3确定信号是否需要等长

第一步，首先确定信号的传输方式：
1，如果是100M以上的共同时钟总线，可以做下时序分析，做等长处理，注意绕线长度。
2，如果是源同步时钟总线，按前面的分析，严格做等长，满足时序处理。
3，高速串行总线，时钟内嵌，差分传输，更多的是做对内等长处理。
第二步：知道那些常见的信号需要做等长：
DDR信号是典型的源同步时钟
LVDS需要满足时序要求
网口PHY信号也需要满足时序做等长处理
高速串行信号做对内等长；如SATA信号，PCIE等高速串行总线采用的是时钟和数据恢复技术,这样就解决了限制数据传输速率的信号时钟偏移问题，同时也减少了布线冲突、降低了开关噪声等。所以差分对与差分对之间基本没有等长要求；时钟是依赖串行解串的技术进行传输与恢复。

1.4等长绕线存在问题

1.4.1线间串扰

如下图所示，当信号到达 A 点时，因为左右两根走线平行，互相垂直的两根线之间就存在耦合，出现串扰，而串扰会影响信号的延迟。

这是一种近端串扰，串扰噪声的跳变方向与信号的方向相同，随着信号向上传输，B 点持续产生串扰噪声，当信号到达 B 点时，信号与串扰的噪声叠加，使得原信号的上升沿各点电位不同程度的被抬高，从时间轴来看，信号似乎提前达到了 B 点，如下图所示。

1.4.2信号不同层之间走线

如下图所示的走线，两根信号线长度是一样的，但是一根是在同层走线，而另一根则通过过孔进行了换层。

（1）经过了过孔，两根线长度已经不一样了，这个过孔的长度需要计算；
（2）过孔成容性，对延时存在影响；
（3）表层和内层传输速度的差异，因为表层和内层的介电常数不一样，造成型号的传输速度不一样（空气中更低，传输速度更快）。

1.4.3信号线的阻抗

不同走线之间的阻抗不一致也会导致延时不一样的问题，如下图的走线，一些 BGA 芯片在出线端与走线端因为空间的关系，常会在出线端线细一些，等到出线完毕了再恢复到正常，如下图

1.5等长绕线参数

主要是GAP和H。

信号之间的间距越大，串扰越小；耦合长度越小，串扰越小。只要最大限度的能够减少这种串扰，那么就不会对信号的延迟造成太大的影响。如下图，从左往右，gap 依次等于 1W，2W，3W（H 不变），可以看出，线间的间距越大，信号的延迟越发接近直线走线（虚线为直线走线）。满足3W原则能使信号间的串扰减少70%，而满足10W则能使信号间的串扰减少近98%。

下图为 gap 不变，然后改变 H 的情况，可知，H 越小，延迟越接近直线走线。

参考文章：信号完整性专题【2】——等长绕线_150mhz需要做等长么_霁风AI的博客-CSDN博客
什么信号需要绕等长？（网口信号，PCIE信号，DDR信号，LVDS信号）_专治pcb疑难杂症的博客-CSDN博客
电路设计的3W原则、5W原则、3H原则、5H原则、20H原则、五五规则_攻城狮小徐的博客-CSDN博客

二，阻抗匹配

2.1输入阻抗

输入阻抗是指一个电路输入端的等效阻抗。在输入端上加上一个电压源U，测量输入端的电流I，则输入阻抗Rin就是U/I。对于电压驱动的电路，输入阻抗越大，则对电压源的负载就越轻，因而就越容易驱动，也不会对信号源有影响；而对于电流驱动型的电路，输入阻抗越小，则对电流源的负载就越轻。（注：只适合于低频电路，在高频电路中，还要考虑阻抗匹配问题），另外如果要获取最大输出功率时，也要考虑阻抗匹配问题。

2.2输出阻抗

无论信号源或放大器还有电源，都有输出阻抗的问题。**输出阻抗就是一个信号源的内阻。**本来，对于一个理想的电压源（包括电源），内阻应该为0，或理想电流源的阻抗应当为无穷大。

2.3阻抗匹配

阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗匹配分为低频和高频两种情况讨论。 我们先从直流电压源驱动一个负载入手。实际的电压源，总是有内阻的，可以把实际电压源，等效成一个理想的电压源跟一个电阻r串联的模型。假设负载电阻为R，电源电动势为U，内阻为r，那么我们可以计算出流过电阻R的电流为：I=U/（R+r），可以看出，负载电阻R越小，则输出电流越大。负载R上的电压为：Uo=IR=U/［1+（r/R）］，可以看出，负载电阻R越大，则输出电压Uo越高。电阻R消耗的功率为：

对于一个给定的信号源，其内阻r是固定的，而负载电阻R则是由我们来选择的。注意式中［（R-r）2/R］，当R=r时，这时负载电阻R上可获得最大输出功率Pmax=U2/（4×r）。即，当负载电阻跟信号源内阻相等时，负载可获得最大输出功率，这就是常说的阻抗匹配之一。此结论同样适用于低频电路及高频电路。当交流电路中含有容性或感性阻抗时，结论有所改变，就是需要信号源与负载阻抗的的实部相等，虚部互为相反数，这叫做共扼匹配。
在低频电路中，一般不考虑传输线的匹配问题，只考虑信号源跟负载之间的情况，因为低频信号的波长相对于传输线来说很长，传输线可以看成是“短线”，反射可以不考虑（可以这么理解：因为线短，即使反射回来，跟原信号还是一样的）。如果我们需要输出电流大，则选择小的负载R；如果我们需要输出电压大，则选择大的负载R；如果我们需要输出功率最大，则选择跟信号源内阻匹配的电阻R。
高频电路中还必须考虑反射的问题，当信号的频率很高时，则信号的波长就很短，当波长短得跟传输线长度可以比拟时，反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不相等（即不匹配）时，在负载端就会产生反射。（类似于光信号在不同介质中传播会发生反射与折射，而电信号在阻抗不一致的地方就会发生反射。具体推导用到电磁场理论方面知识，没学过，还不太懂）传输线的特征阻抗（也叫做特性阻抗）是由传输线的结构以及材料决定的，而与传输线的长度，以及信号的幅度、频率等均无关。与板子层数，厚度，铜厚，线宽等有关。
当信号源，传输线，接收端阻抗一致时就不会发生反射。

如果不匹配，则会形成反射，能量传递不过去，降低效率；会在传输线上形成驻波（简单的理解，就是有些地方信号强，有些地方信号弱），导致传输线的有效功率容量降低；功率发射不出去，甚至会损坏发射设备。如果是电路板上的高速信号线与负载阻抗不匹配时，会产生震荡，辐射干扰等。
当阻抗不匹配时，有哪些办法让它匹配呢？第一，可以考虑使用变压器来做阻抗转换。第二，可以考虑使用串联/并联电容或电感的办法，这在调试射频电路时常使用。第三，可以考虑使用串联/并联电阻的办法。一些驱动器的阻抗比较低，可以串联一个合适的电阻来跟传输线匹配，例如高速信号线，有时会串联一个几十欧的电阻。而一些接收器的输入阻抗则比较高，可以使用并联电阻的方法，来跟传输线匹配，例如，485总线接收器，常在数据线终端并联120欧的匹配电阻。（始端串联匹配，终端并联匹配）

2.4总结

在高速PCB设计中，高频信号在电路传输过程中要进行阻抗匹配，如果不匹配会形成反射，产生干扰。
嘉立创阻抗计算公式：嘉立创阻抗计算
参考文章：http://t.csdn.cn/iPzE9
信号完整性–反射
推荐书籍：信号完整性揭秘-于博士SI设计手记，信号完整性—深入理解高速数字电路设计
参考视频：
点击查看【bilibili】

三，等距

3.1等距的目的

信号线之间的等距是为保证两者差分阻抗一致，减少反射。差分对的两条线之间要保持平行，防止耦合共模干扰。在叠层设置中，保持平行是为了保持阻抗连续，否则会产生延迟和抖动。差分对之间的间距为小于等于线宽，差分对之间的间距为>3倍的线宽，这样可以减少不同LVDS对之间的信号耦合，避免引入共模噪声。
参考文章：LVDS信号的PCB设计和仿真分析 - 21ic电子网

3.2线间距对阻抗的影响

当耦合传输线间距增加，互容和互感都减小，因而可以预见间距越大，单根传输线的阻抗受邻近线的影响就会越小。间距越大，阻抗越接近独立传输线的阻抗设计值。图3-36 给出了6 mi线宽，500阻抗控制情况下表层微带线的线间距从1倍质厚度到 10 倍介质厚度变化时单根传输线阻抗的变化情况。线间距较小时，模阻抗和偶模阳抗差别很大，而 Zquiet 和设计值差别不大。随着线间距增加，模阻抗和模阻抗越来越接近于单根线的设计阻抗，而 Zquiet 变化幅度很小。

Zeven代表偶模阻抗：在偶模传播方式下，单个信号线的传输阻抗，Zodd**代表奇模阻抗：**在奇模传播方式下，单个信号线的传输阻抗，Zquiet为当其中一条线保持静态，另一条线上单端信号感受到的阻抗，
图3-37 给出了6 mil线宽，500 阻抗控制情况下内层带状线的线间距从1倍质厚度到 5 倍介质厚度变化时单根传输线阻抗的变化情况。内层走线邻近线对阻抗的影响随着间距增大迅速减小，其影响衰减速度比表层微带线快得多。因此内层走线的阻抗受模态变化影响较小，更容易保持传输线阻抗的稳定性。

参考书籍：信号完整性揭秘-于博士SI设计手记63-64页
参考文章：阻抗 | Zdiff、Zcom、Z0、Zeven、Zodd名词解释
【原创】差分线——差模，共模，奇模，偶模傻傻的分不清楚_奇模和偶模阻抗推导_sujuanyu888的博客-CSDN博客
确定差分信号线宽间距，选择紧耦合还是松耦合？-电路保护-电子元件技术网

四，PCB特殊走线

4.1直角走线

直角走线一般要避免，原因是直角会改变线宽，造成阻抗的不连续。阻抗的变化会产生反射。
直角走线产生的影响主要在三个方面：

1. 拐角可以等效为传输线上的容性负载，减缓上升时间
2. 阻抗不连续会造成信号的反射
3. 直角尖端产生的EMI

传输线的直角带来的寄生电容可以由下面公式来计算：
C = 61 * W * (εᵣ)^(1/2) / Z₀
其中，C是直角处的等效电容（单位：pF），W是走线的宽度单位英寸，εᵣ是介电常数，Z₀是特性阻抗。这个公式是基于经验和实际测试得出的，可以用于初步估算直角处的寄生电容。
举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，w=0.004英寸，εr为4.3。Z0=50Ω，可以计算出寄生电容为0.01011624pF。估算由此引起的上升时间变化量： T=2.2CZ0/2 = 2.20.010150/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象。一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。具体是否影响参考：http://t.csdn.cn/nZBjP
很多人认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。
总的说来，直角走线并不是想象中的那么可怕。至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在TDR测试中几乎体现不出来，高速pcb设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，pcb工程师处理的信号频率也会不断提高，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。

4.2蛇形线

主要目的就是为了调节延时，满足系统时序设计要求。还有滤波作用，在射频电路里，蛇形的走线能形成一个LC电路，对一定频率的信号有滤波作用。接收天线，在有些手机或者收音机上我们都能看到这个作用。有些天线就是用PCB走线来做的。

√ 尽量增加平行线段的距离S，至少大于等于4H，H指信号走线到参考平面的距离。
√ 尽量减小耦合长度Lp，Lp的延迟要小于等于6Tr（Tr指数字信号上升沿时间）。
√ 能不用蛇形线的尽量不要走蛇形线 。
√ 如有可能，采用任意角度的蛇形走线，能有效的减少相互间的耦合。
√ 带状线的蛇形线引起的信号传输延时小于微带线 。（带状线：走在内层,埋在PCB内部的带状走线。微带线：是走在表面层,附在PCB表面的走线）
√ 高速以及对时序要求较为严格的信号线，尽量不要走蛇形线。

参考文章：PCB三种特殊走线：直角走线，差分走线，蛇形线
PCB上“风骚”蛇形走线越多，越“高级”？