数电第二章：门电路

水平有限，如有错漏，欢迎指正，共同学习，共同进步

2.1 门电路的概念

MOS管的开关特性

首先，我们希望有一个电路，可以实现获取纯正的高低电平（反相器）

然后我们就想，能让右边的上下两个开关协同运作，上面的开下面的就关，下面的开上面的就关。
而根据之前CMOS管的工作原理，就可以通过将PMOS和NMOS协同的方式制作一个反相器，刚好符合我们获取质量好的01电平的需求。

CMOS反相器工作原理及特性

工作原理

在输入端有由二极管组成的保护电路，这个保护电路的原理：
1、在正常工作时保护电路不工作，二极管不导通
2、在电压大于VDD+0.7时，D2 D3导通，当电压小于-0.7时，D1导通，所以就可以将输入到TN、TP栅极电位限制在-0.7～VDD+0.7范围内，所以不会发生SiO2介质被击穿的现象

静态特性

输入特性

其实输入特性所反映的就是输入保护网络的特性，当Uin超出正常工作范围时，保护电路动作

传输特性

这其中的传输特性就是上下两个管的工作状态图的交点，合起来就是电压传输曲线
电流传输特性来自于上下管子都导通的中间状态，也就是那个我们都不想要但是又不可避免的状态，这样就会在中间区域产生尖峰电流

输出特性

以上是带负载情况下的等效电路。
电压源是与负载并联的（电路原理）
那么当负载变大时，意味着负载电流的增加，也意味着负载电阻的相对减少
所以在带了负载之后，本来应该输出低电平0的就因为灌电流的影响，电压被顶上去了一点

输入噪声容限

简单点说，就是允许输入的最低质量的0和1


我们可以通过拉长图像，也就是拉长VNL、VNM也就是横线的长度来提高我们的噪声容限，做到“低（质量）进高出”。所以就是把VDD增大，但是不要贸然将VDD增大。凡事有一利必有一弊，后面会说

传输延迟时间Tpd

为什么会有传输延迟时间呢？我们先看mos管的等效电路

mos管可以等效为上图，其实就是在门极和衬底间有等效电容，然后呢当0和1传过去的时候因为电容两端电压不能发生突变，充放电需要时间，所以就有了延迟时间

动态功耗-导通功耗

在CMOS电路中，功耗分为静态功耗和动态功耗，而静态功耗很小，几乎可以忽略不计，所以功耗基本都是动态功耗

我们可以看到PT=CPDfVDD2，CPD就是功耗电容、f就是下面图中尖峰的个数、VDD2就是电压平方
电容容量越大，动态功耗越大，
我们之前说，可以通过提升VDD来提升噪声容限，你在这里就可以看到，如果你盲目提升VDD的话，那么导通功耗将会成倍的增加！！！
在电子设计中没有绝对的利也没有绝对的弊。

CMOS构成的各种门电路

预备知识

复习管子的四种状态，其中11的状态我们是不用的，而00就是高阻态了

所有的上拉都是由P管构成，所有的下拉都是由N管构成

上拉和下拉必须一一对应，互补关系。也就是说，我有一个上拉的管子就必须有一个下拉的管子与其对应。而且上拉的管子与下拉的管子体现在表达式上是互补的

因为PMOS是由低电平控制，NMOS由高电平控制。所以遇到全都是低电平的就可以优先画上拉部分再取反得下拉部分，反之同理。

所以，像上图的两个电路，其实他们表达的是同一个意思，只要把他们上拉下拉结合起来就行

这个题，如果你选择先画上拉部分，就需要把反号全部降到具体每个变量上去，不能有括号。因为PMOS都是反变量控制
如果你先画下拉部分，则需要将变量表达式整体取反！然后再画

上拉表示的是函数取“1”的项｜下拉表示的是函数取“0”的项

PPT上优先画下拉部分，所以他把表达式取反了。再一次串并联转换就可以了

CMOS与非门、或非门电路原理图

1.低电平导通内阻不变，高电平导通的时候内阻会变。因为高电平导通有两种形式：一种是两个管子都导通，一种是两个导通一个。所以内阻有二分之一的关系
2.如果是多输入，例如三个输入端的话，那么低电平就是三个管子并联拉出来的，这样内阻小了分压自然也就小了，所以正常来说多输入的门电路的实际低电平会高一些

这就是门电路遇到的情况，所以人们为了解决这个问题研发出了

带缓冲级的CMOS门电路

解决方法就是在输入输出都接上反相器
那么就把里面电路的高高低低都消耗在了电路内部，也就转化成了反相器的噪声容限。
就是在前几次课中老师提到的“雷锋合同”，将直接输出的低质量的0和1变成高质量的0和1输出。

普通逻辑门不能线与的原因

当你强制线与的时候，因为现在两个电路都工作在小电阻区，那么上面对下面直接就短路大电流从VCC到GND，这是致命的！！！
但其实也有解决方法

OD漏级开路门

我们刚刚遇到的问题就是直接接上VCC对地会导通嘛，那我把头顶上的VCC去掉不就行了！
但是当我们把上面的VCC去掉之后我们就不能正常输出高电平了啊，那怎么办
那我们就再接上个上拉电阻再接VCC，这样我们就不会烧东西啦（使用的时候必须接上拉电阻！！！！！）
我们把最后一级反相器的PMOS去掉，那我们去掉之后，NMOS的漏级不就开路了嘛，所以我们叫它漏级开路门
那还有一个问题，我们为什么要给自己找事呢？好好的01不用非要自己接一个？其实不是这样的

例如，我们需要用电平来控制一盏灯，那我么就需要用到继电器。假设继电器的吸合电压是5v，而我输出1的电压是3.3v，那肯定是不够的。所以我们这时候可以自己设置一个高电平的值。我可以外接一个5v的电源，把我的电平拉上去，这样就解决的上下级之间电平不匹配的问题。

OD门上拉电阻大小的选择

传输门 三态门 双向模拟开关

TTL反相器相关

看b站这个up主的视频：
【TTL反相器有哪两个优秀特性，输入级三极管有何特别之处-哔哩哔哩】 https://b23.tv/N7FfmA4
对负载而言 把电路输出电阻看作内阻 他越小 负载变化引起的输出电压变化就越小 带负载能力就强

TTL 与非门 与或门 或非门 异或门

1、与非门

前面是一个多发射极的设计，所以AB表现为与的关系，然后后面就是反相器了。电路相对比较简单

2、或非门

后面的输出级不变，所有的TTL电路都是用这种推挽输出
输入方面：假设A是高电平，那么i B1就会流向T2的基级，T2到T4导通，输出0
只有当A=B=0时，bc不通，所以T2与T2‘都截止，T4截止，T3导通，输出1

3、异或门

在解释异或门之前，先来看一下TTL常用的表示“或”的电路结构

这种对管的结构是TTL的经典设计。左右为输入端，出来的结果如果下面接地的话就是或非，有1出0嘛
接下来解释异或
首先，AB进来先与（多发射极）
再然后，AB分别进T4、T5，相或非得（A+B）‘
最后AB与（A+B）’再或非送到输出级
所以最终的式子是：（AB+（A+B）‘）’=A异或B

推挽输出结构的缺点

外接上拉电阻RL的计算

三态OD门

CMOS电路与TTL的过渡：会出现电流不匹配的问题，可通过单管三极管电流放大
TTL与CMOS电路的过渡：会出现电压不匹配的问题，可通过接上拉电阻和在中间加OC或OD门实现电压偏移
使用时要注意TTL和CMOS各自的优缺点

拉电流与灌电流

添加链接描述