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FPGA
文章平均质量分 96
FPGA学习
WOOZI9600L²
这个作者很懒,什么都没留下…
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基于 NIOSII 软核的流水灯实验
目录一、QSYS和Nios II二、基于NIOS-II软核流水灯实现(一)硬件设计1.建立新项目(步骤与 EDA 设计时一样)2.进行 Qsys 系统设计3.完成 Qsys 设计的后续工作4.进行逻辑连接和生成管脚5.芯片引脚设置6.编译工程7.分配物理针脚(二)软件设计1.启动 Nios II SBT2.创建工程3.修改程序4.编译工程三、运行项目1.配置 FPGA2.运行/调试程序四、总结参考资料一、QSYS和Nios IIQsys是Altera公司为其FPGA上定制实现的SOPC框架,Qsys系原创 2022-04-08 20:41:45 · 1378 阅读 · 0 评论 -
Quartus II :1位全加器设计
目录一、半加器与1位全加器1. 半加器2. 1位全加器二、Quartus II输入原理图实现1位全加器设计(一)半加器输入原理图1.新建工程3.将设计项目设置成可调用的元件1.新建原理图2.将设计项目设置成顶层文件(三)硬件下载测试1.引脚绑定2.硬件测试三、四、总结参考资料一、半加器与1位全加器1. 半加器半加器是实现两个一位二进制数加法运算的器件。它具有两个输入端(被加数A和加数B)及输出端Y。是数据输入被加数A、加数B,数据输出S和数(半加和)、进位C。A和B是相加的两个数,S是半加和数,原创 2022-03-12 14:34:47 · 16974 阅读 · 3 评论 -
FPGA:状态机
这里写自定义目录标题一、状态机介绍二、状态机练习1.根据以下描述功能用verilog编写一段代码,并用状态机来实现该功能(1) 准备工作(2)编程实现2.画出可以检测10010串的状态图, 并用verilog编程实现之(1)准备工作(2)编程实现三、总结参考链接一、状态机介绍状态机由状态寄存器和组合逻辑电路构成,能够根据控制信号按照预先设定的状态进行状态转移,是协调相关信号动作、完成特定操作的控制中心。有限状态机简写为FSM(Finite State Machine),主要分为2大类:第一类,若输出只原创 2022-05-05 23:44:34 · 731 阅读 · 0 评论 -
FPGA: VGA显示
VGA显示条纹、字符、图片原创 2022-06-07 16:02:13 · 3228 阅读 · 0 评论 -
Quartus II:VHDL组合逻辑-时序逻辑练习
目录一、在QuartusII 中用原理图输入法设计 4 位加法器1.在之前的实验基础上设计4位全加器2.仿真波形图3.引脚绑定4.硬件测试二、应用QuartusII 完成基本组合电路设计(一)2选1多路选择器1.新建VHDL 文件2.仿真波形图(二)多路选择器1.新建VHDL 文件2.仿真波形图(三)引脚锁定以及硬件下载测试1.2选1多路选择器2.多路选择器三、应用QuartusII 完成基本时序电路的设计(一).触发器设计1.新建VHDL文件2.仿真波形图(二)锁存器设计1.新建VHDL文件2.仿真波形图原创 2022-03-26 00:12:26 · 3652 阅读 · 0 评论 -
Quartus II实现D触发器及时序仿真
目录一、软件准备二、认识D触发器三、创建D触发器原理图并仿真1.创建工程2.新建原理图文件3.编译4.仿真波形图四、调用D触发器并仿真1.创建工程2.新建原理图文件3.编译4.仿真波形图五、用Verilog语言实现D触发器及时序仿真1.创建工程2.新建Verilog HDL 文件3.编译4.仿真波形图六、总结参考资料一、软件准备Quartus II 13安装与使用介绍Modelsim SE安装与介绍二、认识D触发器D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最原创 2022-03-12 20:56:03 · 2525 阅读 · 0 评论