4 位宽 10 进制计数器:
module counter10(
//端口定义
input rstn, //复位端,低有效
input clk, //输入时钟
output [3:0] cnt, //计数输出
output cout); //溢出位
reg [3:0] cnt_temp ; //计数器寄存器
always@(posedge clk or negedge rstn) begin
if(! rstn)begin //复位时,计时归0
cnt_temp <= 4'b0 ;
end
else if (cnt_temp==4'd9) begin //计时10个cycle时,计时归0
cnt_temp <=4'b000;
end
else begin //计时加1
cnt_temp <= cnt_temp + 1'b1 ;
end
end
assign cout = (cnt_temp==4'd9) ; //输出周期位
assign cnt = cnt_temp ; //输出实时计时器
endmodule
主要特性
-
可采用 3 种不同的方式进行设计建模:行为级描述——使用过程化结构建模;数据流描述——使用连续赋值语句建模;结构化方式——使用门和模块例化语句描述。
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两类数据类型:线网(wire)数据类型与寄存器(reg)数据类型,线网表示物理元件之间的连线,寄存器表示抽象的数据存储元件。
-
能够描述层次设计,可使用模块实例化描述任何层次。
-
用户定义原语(UDP)创建十分灵活。原语既可以是组合逻辑,也可以是时序逻辑。
-
可提供显示语言结构指定设计中的指定端口到端口的时延,以及路径时延和时序检查。
-
Verilog 支持其他编程语言接口(PLI)进行进一步扩展。PLI 允许外部函数访问 Verilog 模块内部信息,为仿真提供了更加丰富的测试方法。
-
同一语言可用于生成模拟激励和指定测试的约束条件。
-
设计逻辑功能时,设计者可不用关心不影响逻辑功能的因素,例如工艺、温度等。
-
……
建立 Quartus II 工程
建立工程
File->New project Wizard
设置工作路径与工程名字、top module名字。
注意,路径与名字设置时,不能包含中文。
选择器件型号
我们只进行简单的仿真,不进行下载、烧录等,所以我们不用关心具体信号,随便选一种即可。
然后一直点击 Next,直到 Finish。
新建 Verilog 源文件
下面就对 4 位宽 10 进制计数器进行简单的仿真。
点击:File->New->Verilog HDL File->OK
点击:File->Save As
输入 module 名字为:counter10.v
需要注意的是,top module 名字一定要和 project 名字一致,否则会报错(如图中所示)。
把 Verilog 代码复制到文件 counter10.v 中,进行一键编译(实际包含了编译、综合、布局布线等)。
报错时,可通过点击 Error log 来定位错误,进行修改,直至没有 Error。
Quartus II 调用 Modelsim 仿真
仿真设置为 Modelsim-altera
点击:Tool->Options->EDA Tool Options
将 Modelsim 后面的地址改为 Modelsim 启动程序的路径。
选择仿真器
点击:Assignments -> Simulation
Tool name 选择 ModelSim,并设置 Format、Time scale 等,如图。。
写 testbench 文件
点击:Processing->start->Start TestBench Template Writer
如果设置正确,会在工程路径 simulation/modelsim 下产生 .vt 文件。
.vt 文件模板已经给出了端口部分的代码、接口变量的声明和例化语句映射等。我们要做的就是将测试代码填入到 testbench 合适的位置。
这里简单的写一下时钟、复位驱动代码,如下图所示。
将 testbench 添加到工程中
点击:Assignments -> Settings -> Simulation
在 Compile test bench 选项中,选择 new,设置 Test bench name,并通过 File name 查找的方式,将上一步生成的 .vt 文件添加到工程中。
需要注意的是,testbench 文件名字需要和 testbench 里的 top module 名字保持一致,否则后续启动 Modelsim 时会报错,不能进行正常的仿真。
重新一键编译
此时,你会发现,Tasks 栏编译的状态变成了问号,需要重新进行一键编译。
调用 Modelsim 仿真
点击:Tools->Run simulation Tool->RTL Simulation
这时就会自动启动 Modelsim 软件。
Modelsim 操作这里不做具体介绍。
由仿真图可知,我们的设计完成了 10 进制计数的基本功能。
2.2 Verilog基本语法
Verilog 是区分大小写的。
格式自由,可以在一行内编写,也可跨多行编写。
每个语句必须以分号为结束符。空白符(换行、制表、空格)都没有实际的意义,在编译阶段可忽略。
注释
Verilog 中有 2 种注释方式:
-
用 // 进行单行注释
-
用 /* 与 */ 进行跨行注释:
标识符与关键字
标识符(identifier)可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合,但标识符的第一个字符必须是字母或者下划线,不能以数字或者美元符开始。
另外,标识符是区分大小写的。
关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。
Verilog 中关键字全部为小写。
数值种类
Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑:
-
0:逻辑 0 或 "假"
-
1:逻辑 1 或 "真"
-
x 或 X:未知
-
z 或 Z:高阻
x 意味着信号数值的不确定,即在实际电路里,信号可能为 1,也可能为 0。
z 意味着信号处于高阻状态,常见于信号(input, reg)没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时,其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1,下拉则为 0 。
整数数值表示方法
数字声明时,合法的基数格式有 4 中,包括:十进制('d 或 'D),十六进制('h 或 'H),二进制('b 或 'B),八进制('o 或 'O)。数值可指明位宽,也可不指明位宽。
指明位宽:
4'b1011 // 4bit 数值
32'h3022_c0de // 32bit 的数值
其中,下划线 _ 是为了增强代码的可读性。
不指明位宽:
一般直接写数字时,默认为十进制表示,例如下面的 3 种写法是等效的:
counter = 'd100 ; //一般会根据编译器自动分频位宽,常见的为32bit
counter = 100 ;
counter = 32'h64 ;
负数表示
通常在表示位宽的数字前面加一个减号来表示负数。例如:
需要注意的是,减号放在基数和数字之间是非法的,例如下面④的表示方法是错误的:
-6'd15
-15
4'd-2 //非法说明
-15 在 5 位二进制中的形式为 5'b10001, 在 6 位二进制中的形式为 6'b11_0001。
实数表示方法
实数表示方法主要有两种方式:
十进制:
科学计数法:
30.123
6.0
3.0
0.001
1.2e4 //大小为12000
1_0001e4 //大小为100010000
1E-3 //大小为0.001
字符串表示方法
字符串是由双引号包起来的字符队列。字符串不能多行书写,即字符串中不能包含回车符。Verilog 将字符串当做一系列的单字节 ASCII 字符队列。例如,为存储字符串 "www.runoob.com", 需要 14*8bit 的存储单元。例如:
reg [0: 14*8-1] str ;
initial begin
str = "www.runoob.com";
end
2.3 Verilog 数据类型
Verilog 最常用的 2 种数据类型就是线网(wire)与寄存器(reg),其余类型可以理解为这两种数据类型的扩展或辅助。
线网(wire)
wire 类型表示硬件单元之间的物理连线,由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量,缺省值一般为 "Z"。举例如下:
wire interrupt ;
wire flag1, flag2 ;
wire gnd = 1'b0 ;
线网型还有其他数据类型,包括 wand,wor,wri,triand,trior,trireg 等。这些数据类型用的频率不是很高,这里不做介绍。
寄存器(reg)
寄存器(reg)用来表示存储单元,它会保持数据原有的值,直到被改写。声明举例如下:
reg clk_temp;
reg flag1, flag2 ;
例如在 always 块中,寄存器可能被综合成边沿触发器,在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源,也不一定需要时钟信号。在仿真时,寄存器的值可在任意时刻通过赋值操作进行改写。例如:
reg rstn ;
initial begin
rstn = 1'b0 ;
#100 ;
rstn = 1'b1 ;
end
向量
当位宽大于 1 时,wire 或 reg 即可声明为向量的形式。例如:
reg [3:0] counter ; //声明4bit位宽的寄存器counter
wire [32-1:0] gpio_data; //声明32bit位宽的线型变量gpio_data
wire [8:2] addr ; //声明7bit位宽的线型变量addr,位宽范围为8:2
reg [0:31] data ; //声明32bit位宽的寄存器变量data, 最高有效位为0
对于上面的向量,我们可以指定某一位或若干相邻位,作为其他逻辑使用。例如:
wire [9:0] data_low = data[0:9] ;
addr_temp[3:2] = addr[8:7] + 1'b1 ;
Verilog 支持可变的向量域选择,例如:
reg [31:0] data1 ;
reg [7:0] byte1 [3:0];
integer j ;
always@* begin
for (j=0; j<=3;j=j+1) begin
byte1[j] = data1[(j+1)*8-1 : j*8];
//把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]
end
end
Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。
-
[bit+: width] : 从起始 bit 位开始递增,位宽为 width。
-
[bit-: width] : 从起始 bit 位开始递减,位宽为 width。
//下面 2 种赋值是等效的
A = data1[31-: 8] ;
A = data1[31:24] ;
//下面 2 种赋值是等效的
B = data1[0+ : 8] ;
B = data1[0:7] ;
对信号重新进行组合成新的向量时,需要借助大括号。例如:
wire [31:0] temp1, temp2 ;
assign temp1 = {byte1[0][7:0], data1[31:8]}; //数据拼接
assign temp2 = {32{1'b0}}; //赋值32位的数值0
整数,实数,时间寄存器变量
整数,实数,时间等数据类型实际也属于寄存器类型。
整数(integer)
整数类型用关键字 integer 来声明。声明时不用指明位宽,位宽和编译器有关,一般为32 bit。reg 型变量为无符号数,而 integer 型变量为有符号数。例如:
reg [31:0] data1 ;
reg [3:0] byte1 [7:0]; //数组变量,后续介绍
integer j ; //整型变量,用来辅助生成数字电路
always@* begin
for (j=0; j<=3;j=j+1) begin
byte1[j] = data1[(j+1)*8-1 : j*8];
//把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]
end
end
此例中,integer 信号 j 作为辅助信号,将 data1 的数据依次赋值给数组 byte1。综合后实际电路里并没有 j 这个信号,j 只是辅助生成相应的硬件电路。
实数(real)
实数用关键字 real 来声明,可用十进制或科学计数法来表示。实数声明不能带有范围,默认值为 0。如果将一个实数赋值给一个整数,则只有实数的整数部分会赋值给整数。例如:
real data1 ;
integer temp ;
initial begin
data1 = 2e3 ;
data1 = 3.75 ;
end
initial begin
temp = data1 ; //temp 值的大小为3
end
时间(time)
Verilog 使用特殊的时间寄存器 time 型变量,对仿真时间进行保存。其宽度一般为 64 bit,通过调用系统函数 $time 获取当前仿真时间。例如: