HDLBits -Verilog实践笔记[4] 时序电路1

1. 锁存器和触发器

• D触发器

D触发器是一种存储一位并在(通常)时钟信号的正沿定期更新的电路。

d触发器是由逻辑合成器创建的时钟总是阻止已使用(参见总是阻止2).D触发器是“组合逻辑块后跟一个触发器”的最简单形式，其中组合逻辑部分只是一根导线。

创建一个D触发器。

• 8 D触发器

创建8 D触发器。所有dff应由的正沿触发clk.

• 同步复位8 D触发器

创建具有高电平有效同步复位的8 D触发器。所有dff应由的正沿触发clk.

• 同步复位8 D触发器-负边沿

创建具有高电平有效同步复位的8 D触发器。触发器必须复位到0x34而不是零。所有dff都应该由负的边缘时钟

• 异步复位8 D触发器

创建带高电平有效异步复位的8 D触发器。所有dff应由的正沿触发时钟.

• 16 D触发器

创建16 D触发器。有时只修改一组触发器的一部分是有用的。字节使能输入控制是否应在该周期写入16个寄存器的每个字节。字节娜[1]控制高位字节丁[十五:八]，而byteena[0]控制低位字节d[7:0].

resetn是同步低电平有效复位。

所有dff应由的正沿触发clk.

• D锁存器

实现以下电路:

请注意，这是一个闩锁，因此Quartus会警告您已经推断出一个闩锁。