verilog学习记录（3）——D触发器设计

目录

一、门级结构描述

二、D触发器基本原理及真值表

2.1 SR触发器介绍

2.1.1 触发器介绍

2.1.2 SR触发器

2.1.3 SR触发器原理图

2.2 D触发器介绍

2.2.1 D触发器原理图

2.2.3 D型主从触发器原理图

2.2.4 门级结构描述D型触发器源码

三、代码编写及仿真

3.1 由触发器组成带清零四位寄存器

3.2 RTL仿真图

3.3 仿真测试文件

3.4 仿真波形

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一、门级结构描述

        and          与门

        nand        与非门

        nor           或非门

        or             或门

        xor           异或门

        xnor        异或非门

        buf         缓冲器

        not        非门

门类型引用模式：        nand #10 nd1(a,data,clock,clear);

该例中nand表示与非门，#10是时间延迟，nd1是与非门名称，data,clock,clear输入信号，a输出。

二、D触发器基本原理及真值表

2.1 SR触发器介绍

2.1.1 触发器介绍

触发器是一种逻辑组合电路，其可存储一位二进制数，有两个稳定状态，SET(置位)和RESET（复位）。当输入信号发生改变并满足一定条件，输出信号随之发生改变。

2.1.2 SR触发器

作用：将输入信号转化为一个稳定输出。

SR触发器名称由来：S-SET设置，R-RESET复位。

2.1.3 SR触发器原理图

        触发器由两个交叉的与非门构成，其中一个与非门的输入是另一个的输出。其原理图如下：

真值表如下：

2.2 D触发器介绍

2.2.1 D触发器原理图

D触发器原理图如下：

2.2.2 D型触发器真值表