BLIF(Berkeley Logic Interchange Format )介绍

最新推荐文章于 2024-09-26 14:43:59 发布

shiliangtao

最新推荐文章于 2024-09-26 14:43:59 发布

阅读量2.3k

点赞数 1

分类专栏： EDA 逻辑综合

本文链接：https://blog.csdn.net/weixin_46349465/article/details/117768047

版权

EDA 同时被 2 个专栏收录

6 篇文章 2 订阅

订阅专栏

逻辑综合

4 篇文章 0 订阅

订阅专栏

BLIF的目标是用文本的形式描述一个逻辑层级电路
一个电路是由逻辑方程组成的网络（包括组合逻辑和时序逻辑）
电路可以看作是由组合逻辑节点和时序逻辑元件组成的有向图
每个节点包含一个单一输出的逻辑方程

标题模型的声明

.model <decl-model-name>
.inputs <decl-input-list>
.outputs <decl-output-list>
.clock <decl-clock-list>
<command> 
...
<command>
.end

<decl-model-name>是指模型名，<decl-input-list>和<decl-output-list>定义输入信号，以空格分开多个，以换行符结束，<decl-clock-list>是指可选的时钟信号

逻辑门的声明

.names <in-1> <in-2> ... <in-n> <output>
<single-output-cover>

<output>指明已定义的逻辑门的输出信号， <in-k>指明已定义的输入信号
<single-output-cover> 定义一行PLA description，输入信号的定义域为{0, 1, -}，输出信号的定义域为{0,1}

example：

.names v3 v6 j u78 v13.15
1--0 1
-1-1 1
0-11 1

在一行<single-output-cover>中，'1’表示该输入信号，‘0’表示该输入信号的非，’-'表示没用到该输入信号，每一行中的所有输入信号用and连接，再使用or连接所有行的输入

如下语句将某个逻辑门j赋予常值’1’

.names j
1

latch声明

.latch <input> <output> [<type> <control>] [<init-val>]

example：

.inputs in 
.outputs out
.latch out in 0
.names in out
0 1
.end

一个subcircuit将一个模型插入到另一个模型
example：

.model 4bitadder
.input A3 A2 A1 A0 B3 B2 B1 B0 CIN
.outputs COUT S3 S2 S1 S0
.subckt fulladder a=A0 b=B0 cin=CIN    s=S0 cout=CARRY1
.subckt fulladder a=A3 b=B3 cin=CARRY3 s=S3 cout=COUT
.subckt fulladder b=B1 a=A1 cin=CARRY1 s=XX cout=CARRY2
.subckt fulladder a=JJ b=B2 cin=CARRY2 s=S2 cout=CARRY3

.names XX S1  # formal output 's' does not fanout to a primary output
1 1
.names A2 JJ  # formal input 'a' does not fanin from a primary input
1 1
.end

.model fulladder
.inputs a b cin
.outputs s cout
.names a b k
10 1
01 1
.names k cin s
10 1
01 1
.names a b cin cout
11- 1
1-1 1
-11 1
.end