使用VIVADO软件建立一个FPGA工程

刚开始上手用VIVADO做FPGA，先做一个简单的工程来熟悉VIVADO的使用流程。步骤简单，VIVADO还是比较简洁好用的。

1. 创建工程
   打开VIVADO
   
   第一个模块下分别是：建立一个新工程、打开一个已有的工程和打开示例工程，我们要新建一个工程。
   

在这里为新的工程命名，并且选择工程存放的目录。根据实际情况确定是否勾选复选框 Create project subdirectory，如果勾选会在上面设置的工程路径中以工程名称增加一级目录，一般来说我们都是勾选的。
注意：工程路径与工程名一定不能包含空格以及中文字符，否则在后续流程中会出现错误。然后单击 Next 按钮。

此处我们勾选下面的复选框 Do not specify sources at this time，不在设计创建阶段进行添加源文件。单击 Next 按钮。

这里根据自己的开发板的芯片型号选择，型号可以在芯片上面看到。

出现 New Project Summary 对话框，如图所示。单击 Finish 按钮，完成工程的创建，等待文件打开。

2. 添加源文件

在 Sources 面板下单击“+”按钮，出现 Add Sources 对话框。该对话框界面提供了如下几个选项：

1. Add or Create Constraints（添加或者创建约束）；
2. Add or Create Design Sources（添加或者创建设计源文件）；
3. Add or Create Simulation Sources（添加或者创建仿真文件）；
   在此。我们需要的是创建 Verilog HDL 源文件，因此选中第二项 Add or Create Design Source 前面的单选按钮。单击 Next 按钮。
   
   出现 Add or Create Design Sources 对话框，如图所示。
   

此时，我们可以通过点击 Add Files 来选择添加本地现有的源文件，或单击 Create File 按钮来创建一个新的源文件。我们选择 Create File 按钮。

在该对话框中选择文件的类型和输入文件的名字。单击 OK 按钮。