FPGA之Vivado工程建立

已于 2023-02-23 22:30:14 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2023-02-23 21:45:29 首次发布
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一、新建工程

1、file-proj-new

工程建立1

2、工程命名及保存位置

3、选择工程类型为RTL（verilog行为描述语言编程）

4、暂跳过资源文件（源程序）及约束文件（硬件电路引脚约束）添加，进行芯片选型，选择对应心片型号数据，此处用到开发板为Xilinx——AX7103；

5、完成工程创建

二、Sources文件及Constraints文件建立

1、Sources文件建立：project manager–Add Sources–Add or create design sources

_其它OK YES即可_

2、Constraints文件建立：project manager–Add Sources–Add or create constraints

其它finish OK YES即可

3、双击相应文件进行程序编写

喜西
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