一、新建工程
1、file-proj-new
2、工程命名及保存位置
![](https://img-blog.csdnimg.cn/711916de7afb465a8952cadda7bb9184.jpeg#pic_center)
3、选择工程类型为RTL(verilog行为描述语言编程)
![](https://img-blog.csdnimg.cn/7be5278062784efdbfeab3f2f291f10d.jpeg#pic_center)
4、暂跳过资源文件(源程序)及约束文件(硬件电路引脚约束)添加,进行芯片选型,选择对应心片型号数据,此处用到开发板为Xilinx——AX7103;
![](https://img-blog.csdnimg.cn/d70147a3a72147f688353a06e9901b93.jpeg#pic_center)
![](https://img-blog.csdnimg.cn/81cb263034c64dbbb3a7ed0dbe334619.jpeg#pic_center)
![](https://img-blog.csdnimg.cn/4d03ac542b064072a1280dc57905d836.jpeg#pic_center)
5、完成工程创建
![](https://img-blog.csdnimg.cn/9cd60e8491af42f19d89ec635a503fdb.jpeg#pic_center)
二、Sources文件及Constraints文件建立
1、Sources文件建立:project manager–Add Sources–Add or create design sources
![](https://img-blog.csdnimg.cn/dc1bb0b97d4440409029ca22b4a06b1f.jpeg#pic_center)
![](https://img-blog.csdnimg.cn/b3bb4889edcf4ed49596aea1dca3f779.jpeg#pic_center)
2、Constraints文件建立:project manager–Add Sources–Add or create constraints
![](https://img-blog.csdnimg.cn/5e80b57089804a68afc9a632e84431fc.jpeg#pic_center)
![](https://img-blog.csdnimg.cn/88d2c543753745e1b8e315fa2569c325.jpeg#pic_center)
其它finish OK YES即可
3、双击相应文件进行程序编写
![](https://img-blog.csdnimg.cn/f6eb88bc297a4912a0e0e5a47ac6259b.jpeg#pic_center)