verilog语法学习_2.时序控制（延时控制 & 时间控制）

1. 时序控制分类

Verilog 提供了 2 大类时序控制方法：时延控制和事件控制。
其中：事件控制主要分为边沿触发事件控制与电平敏感事件控制。

2. 时延控制

时延分类：根据在表达式中的位置差异，时延控制又可以分为常规时延与内嵌时延。

2.1 常规时延

常规延时：遇到常规时延时，语句需要等待一定时间，然后将计算结果赋值给目标信号。
写法：

1. #10 procedural_statement 表示，10个单位时间后，再执行后面的语句；
2. #10 ; 单独写一句，表示延时10个时间单位；

2.2 内嵌时延

内嵌延时：遇到内嵌延时时，该语句先将计算结果保存，然后等待一定的时间后赋值给目标信号。
写法：
value_embed = #10 value_test ; 内嵌时延控制加在赋值号之后；

2.3 两者区别：

常规时延是先延时后赋值，所以延时结束时‘等号右面是什么值，就赋予什么值（赋予当前值）；
内嵌时延是先记录需要赋予的值&#