1. 时序控制分类
Verilog 提供了 2 大类时序控制方法:时延控制和事件控制。
其中:事件控制主要分为边沿触发事件控制与电平敏感事件控制。
2. 时延控制
时延分类:根据在表达式中的位置差异,时延控制又可以分为常规时延与内嵌时延。
2.1 常规时延
常规延时:遇到常规时延时,语句需要等待一定时间,然后将计算结果赋值给目标信号。
写法:
#10 procedural_statement
表示,10个单位时间后,再执行后面的语句;#10 ;
单独写一句,表示延时10个时间单位;
2.2 内嵌时延
内嵌延时:遇到内嵌延时时,该语句先将计算结果保存,然后等待一定的时间后赋值给目标信号。
写法:
value_embed = #10 value_test ;
内嵌时延控制加在赋值号之后;
2.3 两者区别:
常规时延是先延时后赋值,所以延时结束时‘等号右面是什么值,就赋予什么值(赋予当前值);
内嵌时延是先记录需要赋予的值,等待延时,延时结束后,赋予之前记录的值(赋予延时前的值);
3. 事件控制
3.1 一般事件
一般事件控制用符号 @ 表示。语句执行的条件是信号的值发生特定的变化。
关键字 | 含义 | 举例 |
---|---|---|
posedge | 上升沿 | always @(posedge clk) q <= d ; //在信号clk上升沿时刻,执行q<=d,正边沿D触发器模型 |
negedge | 下降沿 | always @(negedge clk) q <= d ; //在信号clk下降沿时刻,执行q<=d,负边沿D触发器模型 |
无 | 边沿变化都触发 | always @(clk) q <= d ; //信号clk只要发生变化,就执行q<=d,双边沿D触发器模型 |
3.2 命名事件
命名事件用关键字 event 来声明,触发信号用 -> 表示。步骤为:先定义事件,然后调用事件,举例如下:
event start_receiving ;
always @( posedge clk_samp) begin
-> start_receiving ; //采样时钟上升沿作为时间触发时刻
end
always @(start_receiving) begin
data_buf = {data_if[0], data_if[1]} ; //触发时刻,对多维数据整合
end
3.3 敏感列表
当有多个触发信号中,任意一个变化都触发事件时,可以使用 or 或者 , 来解决;
这些事件或者信号组成的列表成为“敏感列表”, 举例如下:
//带有低有效复位端的D触发器模型
always @(posedge clk or negedge rstn) begin //方法一
always @(posedge clk , negedge rstn) begin //方法二
当敏感列表有太多变量,导致不便输入时,可以使用更简洁的写法: @*
或 @(*)
,表示所有的信号都是敏感的;举例如下:
always @(*) begin
3.4 电平敏感事件
使用电平作为敏感信号来控制时序,即后面语句的执行需要等待某个条件为真。Verilog 中使用关键字 wait 来表示这种电平敏感情况。这个方法不常用;
initial begin
wait (start_enable) ; //等待 start 信号
forever begin
//start信号使能后,在clk_samp上升沿,对数据进行整合
@(posedge clk_samp) ;
data_buf = {data_if[0], data_if[1]} ;
end
end