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verilog
文章平均质量分 75
这么神奇
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卡诺图化简法
一个函数的某个乘积项包含了函数的全部变量,其中每个变量都以原变量或反变量的形式出现,且仅出现一次,则这个乘积项称为该函数的一个标准积项,通常称为最小项。原创 2021-03-31 10:57:51 · 6841 阅读 · 0 评论 -
verilog语法学习_4.模块例化
端口连接语法在一个模块中引用另一个模块,对其端口进行相关连接,叫做模块例化。推荐使用命名端口连接(所以这里只说这种方式,按顺序赋值的方式,不推荐!);举例:full_adder1 u_adder0( .Ai (a[0]), .Bi (b[0]), .Ci (c==1'b1 ? 1'b0 : 1'b1), .So (so_bit0), .Co (co_temp[0]));注意事项:这种方法将需要例化的模块端口与外原创 2021-03-30 14:11:23 · 5980 阅读 · 4 评论 -
verilog语法学习_3.语句块 & 常用语句(If, case, while,for, repeat, forver)
文章目录语句块顺序语句块 begin end并行语句块 fork join嵌套使用命名块If 语句If语句语法用法说明Case语句Case语句语法用法说明循环语句while语句语法for语句语法repeat 语句语法forever 语句语法语句块顺序语句块 begin end顺序块用关键字 begin 和 end 来表示。顺序块中的语句是一条条执行的。当然,非阻塞赋值除外。顺序块中每条语句的时延总是与其前面语句执行的时间相关。在本节之前的仿真中,initial 块中的阻塞赋值,原创 2021-03-29 18:31:56 · 3288 阅读 · 0 评论 -
verilog语法学习_2.时序控制(延时控制 & 时间控制)
文章目录1. 时序控制分类2. 时延控制2.1 常规时延2.2 内嵌时延2.3 两者区别:3. 事件控制3.1 一般事件3.2 命名事件3.3 敏感列表3.4 电平敏感事件1. 时序控制分类Verilog 提供了 2 大类时序控制方法:时延控制和事件控制。其中:事件控制主要分为边沿触发事件控制与电平敏感事件控制。2. 时延控制时延分类:根据在表达式中的位置差异,时延控制又可以分为常规时延与内嵌时延。2.1 常规时延常规延时:遇到常规时延时,语句需要等待一定时间,然后将计算结果赋值给目标信号。原创 2021-03-29 16:58:32 · 4822 阅读 · 0 评论 -
verilog语法学习_1. 基础知识
文章目录1. 格式2. 注释3. 关键字4. 标识符5. 电平逻辑6. 数值 & 进制1. 格式Verilog 区分大小写。每个语句必须以分号为结束符。空白符(换行、制表、空格)都没有实际的意义,只是为了代码的可读性,在编译阶段均被忽略。2. 注释单行注释:用 // 进行;多行注释:用 /* 与 */ ;3. 关键字关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。Verilog 中关键字全部为小写。4. 标识符标识符是区分大小写的。标识符原创 2021-03-26 18:06:42 · 677 阅读 · 0 评论