tinyriscv-uart

已于 2022-07-22 15:35:39 修改
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文章标签： fpga开发 risc-v
于 2022-07-19 11:21:20 首次发布
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输入输出

内部的信号

写寄存器

读寄存器（组合逻辑）

发送串口（tx发送串口  因为使用了状态机 所以计数器和控制集成到1个always块）

接收串口（没有状态机计数器和控制分开）

1.接收串口打两拍

2.提取下降沿

3.接收标志（在接收使能高且捕捉到上升沿rx_negedge时拉高）

4.分频系数

5.接收计数器

6.接收bit计数，接收bit标志

7.接收bit

发送仿真

发送仿真波形

 接收仿真

接收波形

输入输出

    input      [31:0]   addr_i,                 //地址(用于输入输出类型的判断)
    input               clk,                    //时钟
    input               rst,                    //复位
    input               rx_pin,                 //接收串口
    input               we_i,                   //写使能，再addr_i对应的寄存器中写入data_i
    input      [31:0]   data_i,                 //数据输入(控制信息)
    output reg [31:0]   data_o,                 //数据输出(接收串口的数据再在接受结束over拉高后写入uart_rx寄存等待addr_i是读取数据是输出)
    output wire         tx_pin                  //发送串口

内部的信号

    localparam baud = 32'h1B2;//波特率115200 对应分屏系数434

    //串口发送状态机的四个状态
    localparam S_IDLE       = 4'b0001;
    localparam S_START      = 4'b0010;
    localparam S_SEND_BYTE  = 4'b0100;
    localparam S_STOP       = 4'b1000;
    
    assign tx_pin = tx_reg;

    //addr_i[7:0] 对应的控制类型选择
    localparam UART_CTRL = 8'h0;
    localparam UART_STATUS = 8'h4;
    localparam UART_BAUD = 8'h8;
    localparam UART_TXDATA = 8'hc;
    localparam UART_RXDATA = 8'h10;
    
        // addr: 0x00
    // rw. bit[0]: tx enable, 1 = enable, 0 = disable
    // rw. bit[1]: rx enable, 1 = enable, 0 = disable
    reg[31:0] uart_ctrl;//控制寄存器

    // addr: 0x04
    // ro. bit[0]: tx busy, 1 = busy, 0 = idle
    // rw. bit[1]: rx over, 1 = over, 0 = receiving
    // must check this bit before tx data
    reg[31:0] uart_status;

    // addr: 0x08
    // rw. clk div
    reg[31:0] uart_baud;//波特率配置寄存器

    // addr: 0x10
    // ro. rx data
    reg[31:0] uart_rx;



    reg tx_data_valid;//发送许可由addr_i[7:0]识别为UART_TXDATA后得到
    reg tx_data_ready;//发送完成标志 发送结束后在s_stop时拉高 用于拉低uart_status[0]

    reg     [3:0]       state;          //发送状态的的状态
    reg     [15:0]      cycle_cnt;      //发送计数器在uart_baud时清零
    reg     [3:0]       bit_cnt;        //bit计数器 计数发送的第几个bit 在计数器计数到uart_baud时加一
    reg     [7:0]       tx_data;        //发送输出
    reg                 tx_reg;         //发送寄存器

    reg                 rx_q0;              //接收串口打一拍  同步到本时钟域下
    reg                 rx_q1;              //接收串口打两拍  提取下降沿
    wire                rx_negedge;
    reg                 rx_start;           // RX使能
    reg     [3:0]       rx_clk_edge_cnt;    // clk时钟沿的个数
    reg                 rx_clk_edge_level;  // clk沿电标志位
    reg                 rx_done;            //无用
    reg     [15:0]      rx_clk_cnt;         //接收计数器  在等于rx_div_cnt清零
    reg     [15:0]      rx_div_cnt;         //第一次等于uart_baud一半其余uart_baud
    reg     [7:0]       rx_data;            //接收数据移位存储在rx_over时赋值给uart_rx
    reg     rx_over;                        //接收结束标志位

写寄存器

//写寄存器
    always @(posedge clk ) begin
        if (rst==1'b0) begin
            uart_rx<=32'b0;         //接收数据
            uart_ctrl<=32'b0;       //控制寄存器
            uart_baud<=baud;        //分频系数
            tx_data_valid<=1'b0;    //发送指令许可寄存器(在接收到指令是发送，且发送使能1，发送状态0，时置1)
            uart_status<=32'b0;     //发送状态寄存器
        end else begin
            if(we_i==1'b1) begin    //在写使能拉高时根据控制字段写入对应的寄存器
                case (addr_i[7:0])

                UART_CTRL:begin
                    uart_ctrl<=data_i;
                end

                UART_STATUS:begin
                    uart_status[1]<=data_i[1];
                    
                end

                UART_BAUD:begin
                    uart_baud<=data_i;
                end

                UART_TXDATA:begin
                    if(uart_ctrl[0]==1'b1&&uart_status[0] == 1'b0)begin //发送使能打开且发送状态空
                        tx_data<=data_i[7:0];                           //装填输入
                        uart_status[0] <= 1'b1;                         //发送状态标志位置1(忙)
                        tx_data_valid <= 1'b1;                          //允许发送
                    end
                end
                endcase
            end else begin
                tx_data_valid<=1'b0;
                if(tx_data_ready==1'b1)begin            //如果发送完毕
                    uart_status[0] <= 1'b1;             //发送状态标志位置0(空闲)                    
                end
                if(uart_ctrl[1]==1'b1)begin             //如果接受使能


                    if (rx_over == 1'b1) begin          //接受结束
                        uart_status[1] <= 1'b1;         //接收状态标志位置0(空闲)
                        uart_rx <= {24'h0, rx_data};    //接收数据存入寄存器以备读取
                    end                  

                end
            end
        end  
        
    end

读寄存器（组合逻辑）

//读寄存器
    always @(*) begin
        if(rst==1'b0)begin
            data_o<=32'b0;
        end else begin
            case (addr_i[7:0])

                UART_CTRL:begin
                    data_o = uart_ctrl;
                end

                UART_STATUS:begin
                    data_o = uart_status;
                end

                UART_BAUD:begin
                    data_o = uart_baud;
                end

                UART_RXDATA:begin
                    data_o =uart_rx;
                end
                default:begin
                    data_o =32'b0;
                end
            endcase

        end
        
    end

发送串口（tx发送串口  因为使用了状态机 所以计数器和控制集成到1个always块）


always @(posedge clk ) begin

    if(rst==1'b0)begin
        state<=S_IDLE;              //发送状态
        cycle_cnt<=16'b0;           //循环计数到波特率分频
        tx_reg<=1'b0;               //发寄存器
        bit_cnt<=4'b0;              //bit计数
        tx_data_ready<=1'b0;        //发送完成标志 发送结束后在s_stop时拉高 用于拉低uart_status[0]
        
    end else  begin
        if (state==S_IDLE) begin
            tx_reg<=1'b1;                   //空闲状态
            tx_data_ready<=1'b0;
            if(tx_data_valid==1'b1)begin    //收到发送指令并可以发送时(在他拉高时uart_status[0]拉高置忙)
                state<=S_START;             //状态转移为发送
                tx_reg<=1'b0;               //串口下拉(串口起始位)
                bit_cnt<=4'b0;              
                cycle_cnt<=16'b0;                
            end
            
        end else begin                              //在不是IDLE状态时
            cycle_cnt<=cycle_cnt+1'b1;
            if(cycle_cnt==uart_baud)begin
                cycle_cnt<=1'b0;
                case (state)                        //开始状态(发送完起始位)
                    S_START:begin
                        tx_reg<=tx_data[bit_cnt];   //发送数据
                        bit_cnt<=bit_cnt+1'b1;      
                        state<=S_SEND_BYTE;         //状态转移

                    end
                    S_SEND_BYTE: begin              

                        bit_cnt<=bit_cnt+1'b1;      
                        if(bit_cnt==4'd8)begin      //发送结束bit=8
                        state<=S_STOP;              //状态转移到停止
                        tx_reg<=1'b1;               //串口拉高(空闲)
                        end else begin
                        tx_reg<=tx_data[bit_cnt];                              
                        end

                    end

                    S_STOP:begin
                        state<=S_IDLE;                  
                        tx_data_ready<=1'b1;        //发送完成(用于uart_status[0]拉低置闲)
                        tx_reg<=1'b1;               //串口拉高(空闲)
                    end
                    default: begin
                    end
                endcase
            end
        end        
    end    
end

接收串口（没有状态机计数器和控制分开）

1.接收串口打两拍

    always @(posedge clk ) begin
        if(rst==1'b0)begin
            rx_q0<=1'b0;
            rx_q1<=1'b0;
        end else begin

            rx_q0<=rx_pin;//第一次打拍为了同步到本时钟域

            rx_q1<=rx_q0;//第二次为了提取下降沿

        end
    end

2.提取下降沿

assign rx_negedge=rx_q1&&~rx_q0;//提取下降沿

3.接收标志（在接收使能高且捕捉到上升沿rx_negedge时拉高）

    always @(posedge clk ) begin

        if(rst==1'b0)begin
            
        end else begin
            if(uart_ctrl[1]==1'b1)begin
                if(rx_negedge==1'b1)begin

                    rx_start<=1'b1;
            
                end else if (rx_clk_edge_cnt==4'd9)begin
                    rx_start<=1'b0;

                end
            end else begin
                    rx_start<=1'b0;
            end

        end
        
    end

4.分频系数

    //rx_div_cnt接受分频系数
    always @(posedge clk ) begin
        if(rst==1'b0)begin
            rx_div_cnt<=16'b0;

        end else begin
            if(rx_start==1'b1&&rx_clk_edge_cnt==4'b0)begin
                rx_div_cnt<={1'b0,uart_baud[15:1]}; //第一次分频系数只有波特率分频系数的一半（将采样点放在中间�?

            end else begin
                rx_div_cnt<=uart_baud;
            end

        end
        
    end

5.接收计数器

    always @(posedge clk ) begin
        if (rst==1'b0) begin
            rx_clk_cnt<=16'b0;
            
        end else begin
            if(rx_start==1'b1)begin
                
                if(rx_clk_cnt==rx_div_cnt)begin

                    rx_clk_cnt<=16'b0;

                end else begin
                    rx_clk_cnt<=rx_clk_cnt+16'b1;
                end

            end else   begin
                rx_clk_cnt<=16'b0;

            end
                
        end       
    end

6.接收bit计数，接收bit标志

//rx_clk_edge_cnt 接受bit计数
//rx_clk_edge_level 接受1-8的rx_div_cnt 标志
always @(posedge clk ) begin
    if(rst==1'b0)begin

        rx_clk_edge_cnt<=4'b0;
        rx_clk_edge_level<=1'b0;
    end else if(rx_start==1'b1)begin


        if(rx_clk_cnt==rx_div_cnt)begin

            if(rx_clk_edge_cnt==4'd9)begin
                rx_clk_edge_cnt<=4'b0;
                rx_clk_edge_level<=1'b0;

            end else begin

                rx_clk_edge_cnt<=rx_clk_edge_cnt+1'b1;
                rx_clk_edge_level<=1'b1;

            end

        end else begin
            rx_clk_edge_cnt<=rx_clk_edge_cnt;
            rx_clk_edge_level<=1'b1;
        end


    end else begin
        rx_clk_edge_cnt<=4'b0;
        rx_clk_edge_level<=1'b0;
        
    end
     
end

7.接收bit

//接受bit
always @(posedge clk ) begin
    if(rst==1'b0)begin
        rx_data <= 8'h0;
        rx_over <= 1'b0;

    end else begin

        if(rx_start==1'b1)begin

            if(rx_clk_edge_level==1'b1)begin
                case (rx_clk_edge_cnt)
                    1: begin
                    
                    end
                    2,3,4,5,6,7,8,9:begin
                        rx_data<=rx_data|(rx_pin<<(rx_clk_edge_cnt-2));
                        if(rx_clk_edge_cnt==4'd9)begin

                            rx_over<=1'b1;           //uart_rx会在rx_over=1是更新为rx_data

                        end

                    end
                    
                endcase            

            end

        end else begin
            rx_data <= 8'h0;                        //不会影响uart_rx 
            rx_over <= 1'b0;

        end
        
    end
    
end


endmodule

发送仿真

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/07/19 14:50:13
// Design Name: 
// Module Name: uart_sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module uart_sim(

    );
    reg       [31:0]   addr_i;                  //地址(用于输入输出类型的判断)
    reg                clk;                     //时钟
    reg                rst;                     //复位
    reg                rx_pin;                  //接收串口
    reg                we_i;                    //写使能，再addr_i对应的寄存器中写入data_i
    reg       [31:0]   data_i;                  //数据输入(控制信息)
    wire      [31:0]   data_o;                  //数据输出(接收串口的数据再在接受结束over拉高后写入uart_rx寄存等待addr_i是读取数据是输出)
    wire               tx_pin;  
    uart my_uart(
        .addr_i(addr_i),                    //地址(用于输入输出类型的判断)
        .clk(clk),                          //时钟
        .rst(rst),                          //复位
        .rx_pin(rx_pin),                    //接收串口
        .we_i(we_i),                        //写使能，再addr_i对应的寄存器中写入data_i
        .data_i(data_i),                    //数据输入(控制信息)
        .data_o(data_o),                    //数据输出(接收串口的数据再在接受结束over拉高后写入uart_rx寄存等待addr_i是读取数据是输出)
        .tx_pin (tx_pin)                    //发送串口
        
    );

    localparam UART_CTRL = 8'h0;
    localparam UART_STATUS = 8'h4;
    localparam UART_BAUD = 8'h8;
    localparam UART_TXDATA = 8'hc;
    localparam UART_RXDATA = 8'h10;

    initial begin
        clk=1;
        rst=0;
        we_i=0;
        addr_i=0;
        rx_pin=1;
        data_i=0;
        #20
        rst=1;
        #20
        we_i=1;
        addr_i={24'd0,UART_CTRL};
        data_i={24'd0,8'b00000011};//收发使能打开
        #20
        addr_i={24'd0,UART_STATUS};
        data_i={24'd0,8'b00000010};//接收完成
        #20//发送数据
        addr_i={24'd0,UART_TXDATA};
        data_i={24'd0,8'b1001_0010};//数据
        #20
        we_i=0;
        
        
    end
    always begin
        #10
        clk=~clk;


    end


    
    
endmodule

发送仿真波形

 接收仿真

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/07/19 14:50:13
// Design Name: 
// Module Name: uart_sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module uart_sim_r(

    );
    reg       [31:0]   addr_i;                  //地址(用于输入输出类型的判断)
    reg                clk;                     //时钟
    reg                rst;                     //复位
    reg                rx_pin;                  //接收串口
    reg                we_i;                    //写使能，再addr_i对应的寄存器中写入data_i
    reg       [31:0]   data_i;                  //数据输入(控制信息)
    wire      [31:0]   data_o;                  //数据输出(接收串口的数据再在接受结束over拉高后写入uart_rx寄存等待addr_i是读取数据是输出)
    wire               tx_pin;  
    uart my_uart(
        .addr_i(addr_i),                    //地址(用于输入输出类型的判断)
        .clk(clk),                          //时钟
        .rst(rst),                          //复位
        .rx_pin(rx_pin),                    //接收串口
        .we_i(we_i),                        //写使能，再addr_i对应的寄存器中写入data_i
        .data_i(data_i),                    //数据输入(控制信息)
        .data_o(data_o),                    //数据输出(接收串口的数据再在接受结束over拉高后写入uart_rx寄存等待addr_i是读取数据是输出)
        .tx_pin (tx_pin)                    //发送串口
        
    );

    localparam UART_CTRL = 8'h0;
    localparam UART_STATUS = 8'h4;
    localparam UART_BAUD = 8'h8;
    localparam UART_TXDATA = 8'hc;
    localparam UART_RXDATA = 8'h10;

    initial begin
        clk=1;
        rst=0;
        we_i=0;
        rx_pin=1;
        addr_i=0;
        rx_pin=1;
        data_i=0;
        #20
        rst=1;
        #20
        we_i=1;
        addr_i={24'd0,UART_CTRL};
        data_i={24'd0,8'b00000011};//收发使能打开
        #20
        addr_i={24'd0,UART_STATUS};
        data_i={24'd0,8'b00000010};//接收完成
        #20
        we_i=0;
        #20
        rx_pin=0;
        #8680//434*20
        rx_pin=1;
        #8680
        rx_pin=0;
        #8680
        rx_pin=0;
        #8680
        rx_pin=1;
        #8680
        rx_pin=1;
        #8680
        rx_pin=0;
        #8680
        rx_pin=1;
        #8680
        rx_pin=0;
        #8680
        rx_pin=1;//拉高空闲
        #20
        addr_i={24'd0,UART_RXDATA};//读数据
        
                
        
    end
    always begin
        #10
        clk=~clk;


    end
    
endmodule

接收波形

TinyRISC-V处理器设计 ch1 Introduction
DimplesLee的博客
11-25 783
注意：纯属个人学习笔记，初学者，后续会进行完善修改，参考gitee上《从零开始写RISC-V处理器》。
dw-apb-uart
04-24
标题中的“dw-apb-uart”指的是一个基于DesignWare（DW）APB（Advanced Peripheral Bus）接口的UART（Universal Asynchronous Receiver/Transmitter）模块。UART是一种常见的串行通信接口，用于设备之间的数据传输，...
为tinyriscv软核串口下载编写的一个图形界面软件
qq_33931911的博客
11-03 604
tinyriscv软核是一个基于riscv指令集的cpu，作者在该cpu中加入了串口下载的功能，基于作者提供的下载脚本，编写了该图形界面，简化了一些下载的难度，软件存在很多不足，只供简单调试使用。 cpu开源地址：tinyriscv: 一个从零开始写的极简、非常易懂的RISC-V处理器核。 软件源代码： import tkinter from tkinter import filedialog from tkinter import ttk import serial.tools.list_port
tinyriscv-gpio
weixin_47280139的博客
08-11 404
tinyriscv-gpio
Tinyriscv FPGA移植
lwwaixuexi的博客
09-05 4519
Tinyriscv实现的是一个单核32位的小型RISC-V处理器核(tinyriscv)，采用verilog语言编写。
tinyriscv的学习（1）
qq_42282258的博客
02-20 2352
1.标准DFF模块的编写 2.assign语法替代if-else和case语法、 以上两条参见手把手教你设计CPU的p70页。 3.用always描述组合逻辑电路时要注意避免产生锁存器，if和case的分支情况要写全。 4.在tinyriscv中用了大量的always来描述组合逻辑电路，特别是在译码和执行阶段。 5.寄存器采用的是异步读方式 PC寄存器模块： 1.采用的是上升沿时钟方式，是什么意思？好像引用的变量都不在本文件内，类似于宏定义。`include “defines.v” 2.tinyriscv
ATK-USB-UART模块
07-25
ATK-USB-UART模块开发资料。
【正点原子】串口转以太网模块ATK-UART2EHT.rar
11-27
【正点原子】串口转以太网模块ATK-UART2EHT是一款将传统的串行接口（UART）转换为网络通信的硬件设备，适用于需要将串口设备接入以太网环境的应用场景。该模块主要由微控制器、网络芯片、串口收发器等组件构成，通过...
复旦微FMQL45T UART、DDR、FLASH、PL-UART测试
最新发布
03-04
在这个测试中，我们主要关注的是它在UART（通用异步收发传输器）、DDR3（Double Data Rate Third Generation Synchronous Dynamic Random-Access Memory）、FLASH（闪存）以及PL-UART（可编程逻辑侧的UART）方面的...
EIB-TP-UART数据手册
09-17
1. **通用异步收发传输（UART）支持**：TP-UART-IC作为收发器，支持标准UART信号（LSB优先，空闲状态为1），提供9600或19200波特率的通信速率，确保微控制器与主机控制器之间高效的数据交换。 2. **灵活的耦合方式*...
tinyrisc-v学习笔记（二.代码取指）
wjc7754838的博客
07-12 984
二.代码理解：（因作者水平有限，写文档是为了帮助自己学习，锻炼自己。所以可能会有理解不到位，和错误的地方。请加以指正） 我们要做的是理解流水线，以及risc-v指令。 本文流水线为三级流水线，常规的一般都会用五级，这里用三级并没有多大差异，只是将访存，回写等步骤合并到执行步骤，本工程三级流水分别问取指→译码→执行。 我们常写的CPU主要由： 1.寄存器：不同的寄存器作用不同，例如 程序计数器PC：记录执行的指令地址； 指令寄存器：暂存指令内容； 数据寄存器：保存指令执行过程中临时存放的寄存器操作数和中间操作
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