cadence17.4设置DDR3的clk差分对的T点方法

T点设置很多视频文章都有描述，本文只针对clk差分对含外接电阻的T点设置方法。如下图所示：

标号说明：

①电阻的CLK焊盘；

②第一片DDR3的CLK焊盘；

③第二片DDR3的CLK焊盘；

④主芯片的CLK焊盘；

⑤T点。如下图所示：

第一步：首先选择“logic”中的“net schedule”，鼠标左键点选需要做T点的焊盘（①），然后鼠标右键选择“insert T”放置T点（⑤），紧接着点第一片DDR3的CLK焊盘（②），再点击T点（⑤），以此类推建立所有的T点网络，最后鼠标右键“done”结束T点创建。

第二步：在“setup”选择“constraint”最后选择“electrical”进入约束管理器，或者在快捷图标栏进入。在约束管理器中选择“electrical”中找到创建T点的网络，选中该网络后鼠标右键选择“sigXplorer...”。

第三步：创建规则，找到“Rel Prop Delay”，规则名字能够明显区分即可，点击下方“Apply”应用规则编辑内容，最后关掉该选项卡。特别注意Scope中的local和global选项，建议选择global，local有可能会无法显示走线长度。

第四步：选择“file”中的“Update Constraint Manager”，这一步是将之前设置内容更新到约束管理器中。

第五步，可在约束管理器中查看刚刚设置好的电气规则，选择“Electrical”中的“Electrical Constraint Set”文件夹，再选择“Routing”中的“Relative，Propagation Delay”查看。

第六步：最后选择“Electrical”中的“Net”文件夹，再选择“Routing”中的“Relative Propagation Delay”将CLK网络选项下拉选中DDR1_CLK规则。配置好后软件会自动生成匹配组（matching group 简称MGrp）。