第11篇：除法器

Q：按照逻辑运算电路的分类，我们再来创建一个2位无符号位二进制数除法器。

A：基本原理：将2位被除数扩展为4位（低2位为有效位）二进制数，将除数也扩展为4位（高2位为有效位）二进制数。将被除数左移1位，末位补0，然后与除数进行比较：

• 若比除数小，则被除数继续左移1位，末位补0；直至等于或大于除数时，被除数与除数做减法运算后再加1，余数保留在最终结果的高2位，而商保留在低2位。以11除以01为例：

  

用Verilog过程结构always表示部分代码：

使用DE2-115开发板实现除法：SW[3:2]作为被除数a，SW[1:0]作为除数b，LEDR[3:2]显示除法器商的值，LEDR[1:0]显示除法器余数的值，在顶层.v文件中例化除法器：