FPGA——Nios-II SBT开发入门

一、流水灯显示

1.新建工程：

2.顶层设计：

3.时钟设计：

a.打开tool里面的Qsys设计：

b.直接保存：

c.在library中找到时钟源：

双击：

4. 添加控件：

右击之后点击完成：

结果如下：

d.将 cpu 的 clk 和 reste_n 分别与系统时钟 clk_0 的 clk 和 clk_reset 相连：

e.添加 jtag uart 接口：

保持默认,点击finish，并重命名：

f.进行 clk、reset 以及 master-slave 的连线：

g.添加片上存储器：

大小更改为40KB：

h.更改名称并连接：

i.添加 PIO 接口：

检查错误不超过2为正常

j.添加片 System ID Peripheral 核：

5. 完成 Qsys 设计的后续工作：

a.基地址分配：

点击 PD 主界面菜单栏中的”System”下的”Assign Base Addresses”

b.分配中断号：

在”IRQ”标签栏下点选”Avalon_jtag_slave”和 IRQ 的连接点就会
为”jtag_uart”核添加一个值为 0 的中断号。

c.配置 Reset Vector 和 Exception Vector 为””onchip_ram.s1”：

d.连接所有复位端口：

点击 Qsys 主界面菜单栏中的”System”下的”Create Global Reset Network”

改名称out_led

e.生成 Qsys 系统：

点选”Generation HDL”标签栏中 Generate 按钮生成 Qsys 系统：

1.保存.qsys 文件

2.有警告无错误：

6.关闭sys元件设计，继续设计顶层：

将设计好的元件添加到原理图上：