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RSS订阅原创 FPGA_HDLBits_41_Combinational for-loop: 255bit population count
问题要求：为255位输入向量构建总体计数电路
2024-05-10 11:46:54
227
原创 FPGA_HDLBits_40_Combinational for-loop: Vector reversal
题目要求：给定一个100位输入向量[99:0]，反转其位顺序
2024-05-10 11:33:13
286
原创 FPGA_HDLBits_36_Avoiding latches
问题要求：构建一个键盘的按键映射，题目应该是建议always块开始的时候声明初始量，然后再在碰到条件的时候改变值，如果直接使用case，则可能产生锁存器。
2024-05-09 16:26:47
181
原创 FPGA_HDLBits_35_Priority encoder with casez
问题要求：学习和练习casez语句，将值为z的位视为不做比较（don't care）的位
2024-05-09 16:05:18
107
原创 FPGA_HDLBits_34_Priority encoder
问题要求：构建一个4位优先级编码器，也就是从低位开始最先出现1的位数就是输出的结果。
2024-05-08 15:46:32
193
原创 FPGA_HDLBits_32_If statement latches
题目要求：要求学习并避免在组合逻辑条件语句的使用中生成锁存器(Latch)。
2024-05-08 11:18:32
354
原创 FPGA_HDLBits_30_Always blocks (clocked)
问题要求：除了两个组合逻辑之外，再声明一个时序逻辑的always块
2024-05-07 17:00:53
186
原创 FPGA_HDLBits_29_Always blocks(combinational)
问题要求：学习并练习always块的两种逻辑，组合逻辑和时序逻辑的表达，并尝试用assign和always @(*) 语句表达组合逻辑。
2024-05-07 16:42:29
210
原创 FPGA_HDLBits_27_Carry-select adder
问题要求：依旧是创建一个32位的加法器，但是相对于前面的2个16位加法器，这次总共用了3个16位加法器。低位加法器提供进位，另外两个加法器用来作为选择，给出了进位和不进位的结果，一旦得出了进位的结果，马上就可以通过次结果给出高16的结果。
2024-05-06 15:49:05
123
原创 FPGA_HDLBits_26_Adder2
问题要求：实例化两个16位加法器，组合成一个32位加法器。每个16位加法器中实例化了16个加法器，但是这个加法器相对于上一个任务中没有给出来，也就是要求设计一个加法器的模块，并在此基础上实例化2个16位加法器创建一个32位加法器，总的来说就是有三层模块。
2024-05-06 15:26:07
200
原创 FPGA_HDLBits_24_Modules and vectors
问题要求：实例化三个8位D触发器，然后将不同触发器下不同时延的输出连接组成一个4对1多路复用器，并将其输出
2024-04-22 11:31:20
129
原创 FPGA_HDLBits_23_Three modules
问题要求：需要实例化三个模块，这三个模块其实就是三个D触发器，同步时钟，组合可以实现打三拍的需求，需要在绿色大箭头的地方声明wire变量
2024-04-22 11:13:56
163
原创 FPGA_HDLBits_22_Connecting port by name
问题要求：按名称声明一个实例化，按名称声明相对于按位置声明更加地清晰，并且更加易于更改，因此比较推荐这种实例化声明方式
2024-04-22 10:59:38
212
原创 FPGA_HDLBits_21_Connecting ports by position
问题要求：按位置实例化一个模块，顺序是从输出到输入，从上到下
2024-04-22 10:51:37
198
原创 FPGA_HDLBits_18_Replication operator
问题要求：串联运算符进一步使用，{n { }} 可以使里面{ }内容重复拼接n次
2024-04-11 10:46:23
219
原创 FPGA_HDLBits_17_Vector reversal 1
问题要求：翻转8位输入向量的位顺序，即第一位变第八位，第八位变第一位，依次翻转
2024-04-11 10:36:07
188
原创 FPGA_HDLBits_16_Vector concatenation operator
题目要求：位宽拼接，6个5位输入，依次拼接为4个8位输入，最后一个输入后面补两位1
2024-04-11 10:21:29
161
原创 FPGA_HDLBits_14_Bitwise operators
题目要求：建立一个两位两输入，三输出的电路，学习按位运算符和逻辑运算符的区别
2024-04-10 10:59:16
227
1
原创 FPGA_HDLBits_13_Vector part select
题目要求：交换一段数据的字节顺序，一个字节8比特，在接口传输过程中有时候需要进行字节顺序的重新排布以满足传输要求
2024-04-10 10:43:24
152
1
原创 FPGA_HDLBits_11_Vectors
题目要求：创建一个三位宽的矢量（一般位宽从低位宽0开始，" 2、1、0 "，即3位位宽），一个三位完整输出，三个单比特的按位输出
2024-04-10 10:10:13
117
1
原创 FPGA_HDLBits_9_Declaring wire
题目要求：建立如图所示的电路，要自己声明wire变量进行连接赋值。我自己做的时候输出声明多了一个wire变量，标准答案相对简洁。
2024-04-09 11:18:39
158
原创 FPGA_HDLBits_8_XNOR gate
异或只有按位异或运算符，没有逻辑异或运算符。问题要求：建立一个一比特的同或门输出。同或门的实现可以直接使用异或门取反。Xnor gate（同或门）√。
2024-04-09 11:00:54
121
原创 FPGA_HDLBits_7_NOR gate
按位与（|）：每一位遵循或门准则，有1为1，全0为0，位数根据输入和输出定义的变量决定。逻辑与（||）：进行逻辑判断，判断出来只有0或者1，位数只有一位，不是0就是1。本题默认输入一比特，所以结果都一样，但根据题目要求，建议用“按位或（|）”问题要求：建立一个一比特的或非门输出。或门分为按位或（|）和逻辑与（||）Nor gate （或非门）√。
2024-04-09 10:46:53
147
原创 FPGA_HDLBits_6_AND gate
按位与（&）：每一位遵循与门准则，有0为0，全1为1，位数根据输入和输出定义的变量决定。逻辑与（&&）：进行逻辑判断，判断出来只有0或者1，位数只有一位，不是0就是1。本题默认输入一比特，所以结果都一样，但根据题目要求，建议用“按位与”与门分为按位与 （&）和逻辑与（&&）问题要求：建立一个一比特的与门输出。And gate （与门）√。
2024-04-09 10:26:26
132
原创 FPGA_HDLBits_4_Four wires
重点：代码顺序不影响赋值顺序，创建的是联系，即同时进行！创建3输入，4输出，依据关系进行赋值。
2024-04-08 10:40:19
120
空空如也
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