FPGA_HDLBits_32_If statement latches

Always if2 √

翻译：

题目要求：要求学习并避免在组合逻辑条件语句的使用中生成锁存器(Latch)。

verilog在组合逻辑的if语句下除指定情况以外会一直保持原输出不变，这个时候就容易生成锁存器，关于锁存器的理解，我推荐一篇大牛的博客，里面对锁存器有较为详细的介绍

什么是好的FPGA编码风格？（3）--尽量不要使用锁存器Latch 在FPGA设计中，最好不要使用锁存器Latch。http://t.csdnimg.cn/tPwuq回到题目中，我先按我的理解简单分析一下里面的错误：

首先第一个是不完整的if-else语句，条件有缺失，除了cpu_overheated（cpu过热）之外还有什么条件没有声明，导致形成了锁存器。

第二个先分析其想实现的功能，当没到达即（~arrived）时，keep_driving = ~gas_tank_empty，即油箱不空接着跑，油箱空了就停，那还是缺少情况，就是到达的情况（arrived）呢？没有声明，也会导致形成锁存器。当然我们理解了逻辑就可以自己按自己的理解进行修改，想实现的功能其实就是到达（arrived）和油箱空了（gas_tank_empty）就停，其他时候一直跑，换成这样的逻辑也是可行的。

代码如下：

或者按我们自己的思路把第二个功能实现的更加清晰，更符合题目的描述

结果如下：