FPGA_HDLBits_26_Adder2

本文介绍如何通过模块化设计,利用已有的16位加法器实例化两个组件,组合成一个32位加法器,涉及层次结构和全加法方程的应用。
摘要由CSDN通过智能技术生成

Module fadd √

翻译:

问题要求:实例化两个16位加法器,组合成一个32位加法器。每个16位加法器中实例化了16个加法器,但是这个加法器相对于上一个任务中没有给出来,也就是要求设计一个加法器的模块,并在此基础上实例化2个16位加法器创建一个32位加法器,总的来说就是有三层模块。

代码如下:

网站提供的提示(全加法方程):

结果如下:

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