FPGA_HDLBits_27_Carry-select adder

Module cseladd √

翻译：

问题要求：依旧是创建一个32位的加法器，但是相对于前面的2个16位加法器，这次总共用了3个16位加法器。低位加法器提供进位，另外两个加法器用来作为选择，给出了进位和不进位的结果，一旦得出了进位的结果（0或1），马上就可以通过次结果给出高16位（31:16）的结果。

相对得到第一个add16加法器进位后再进行计算，大大节省了时间，但是也因此更多占用了资源。

在此，我初步感受到查找表（LUT：Looking-Up-Table）的原理和其优劣势

代码如下：

结果如下：