for循环中 genvar和int的区别

Verilog for 循环中的genvar和int的区别
实际上两者区别如下：

1、genvar循环用于产生多套电路，各套电路之间必须独立；int循环可以用于同一个逻辑的累积赋值，例如累加，但是也可以用于多套独立组合逻辑描述。

2、genvar循环一定在过程块之外（always，initial），int循环一定在过程块内部。

参考：
https://blog.csdn.net/u013613650/article/details/118422493?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522163729187816780366573669%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=163729187816780366573669&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2_allfirst_rank_ecpm_v1~rank_v31_ecpm-3-118422493.first_rank_v2_pc_rank_v29&utm_term=genvar%E5%92%8Cinteger%E7%9A%84%E5%8C%BA%E5%88%AB&spm=1018.2226.3001.4187