数字IC面试笔试基础知识
一、 IC设计流程
一、需求分析
市场需求分析，预测未来几年产品的走势和趋向，确保芯片是有卖点和前瞻性，面向未来。
根据客户向fabless公司提出的设计要求，包括芯片具体的功能和性能要求，让架构师可以进行细化。
二、功能架构设计
架构师将系统功能进行分解和细化，形成spec规范，将设计参数化，具体化。
包括处理器架构选择：ARM RISC-V
总线接口选择：APB AHB AXI
软硬件功能划分：硬件实现速度快，性能高，灵活性差。软件实现速度慢，性能差，灵活性高。
性能参数：电压 频率 工艺 功耗 温度等
三、RTL设计
使用HDL硬件描述语言(verilog VHDL)将模块功能用代码描述实现。
四、功能验证（前访）
对RTL级设计进行功能验证，检验设计功能的正确性是否满足spec的要求。
工具：modesim vcs
五、逻辑综合
基于特定的工艺库，设定电路时序、工作条件、面积等约束，将RTL设计映射为门级网表netlist。
综合后的网表文件一般是ddc格式，以及生成的时序约束文件sdc，sdf等。
综合后需要再次做仿真验证，称为后仿真。
工具：DC design compiler
综合工具中，综合过程可分为三步：1Translation转化，将HDL转化为通用的，独立与工艺的元件组成的逻辑单元。
2Mapping映射，将通用的元件库映射到目标单元库(Target Libary)，此时电路网表包含工艺参数。
3Optimize优化，按设计的延迟，面积，线负载模型等约束条件，对电路网表进一步优化，使电路最终能够满足设定的时序，面积等方面的要求。
六、STA静态时序分析
在时序电路进行验证，检查电路是否存在建立时间和保持时间违例。
工具：synopsys的Prime Time
七、形式验证 Formality
从功能上对综合后的网表进行验证，将综合后的网表与验证后的HDL设计对比，检车功能上是否存在等价性，保证逻辑综合没有改变HDL描述的电路功能。
工具：synosys的Formality
后端流程
一、可测性设计DFT
在设计中插入扫描链。SCAN、Mbist、ATPG技术等
二、布局布线
工具ICC
三、物理综合
工具 PC
四、寄生参数提取
导线电路，相邻导线互感、耦合电容在芯片内部会发生信号噪声、串扰和反射。需要提取寄生参数再次分析验证
五、物理版图验证
对布线之后的版图进行功能和时序上的验证。
LVS：版图和逻辑综合后的网表对比验证
DRC: 设计规则检查，检查连线间距，连线宽度
ERC：电气规则检查，检查短路开路。
后端最终的结果文件格式是GDS II。
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