DFT实训教程笔记1（bibili版本）- introduction to DFT& DFT Architecture

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作者：ciscomonkey

introduction to DFT

Design for test的目的：
实现特定的辅助性设计，额外增加一定的硬件开销-----Design
利用实现的辅助性设计，产生搞笑经济的结构性测试向量在ATE上进行芯片测试—For test

什么是DFT技术？
DFT可以认为是检查物理设计输出生产制造出来的芯片的功能一致性。
DFT技术是产生辅助性设计，并利用这些辅助性设计对根据physical defects建立的fault model求解，产生处结构性的测试向量。这些向量应用于生产制造出来的芯片以检测其功能正确性。

Function test&Structure Test
功能测试是指从设计的功能出发，但并不关心具体以设计内容的测试方法
1、Low converage
2、较长的功能开发时间和应用时间
随着功能越来越多的集中在一个芯片上，没办法把所有的功能进行测试，并且没法给出对功能的converage

结构性测试则是依赖于设计实现结构的测试方法，更具备通用性。不同芯片可以用相同的DFT方法进行测试。

三家主要的EDA公司：
synopsys Mentor Cadence

synopsys的工具有：
DC
Prime time
ICC: PR tool
Tetramax: ATPG tool
VCS/Verdi
Design Aware IP

Mentor:
Tessent（不能进行逻辑综合）
DFTadvisor（scan insertion）
Fastscan(ATPG tool without test compression)
Testkompress (ATPG tool with test compression)
Tessent MBIST(MBIST+JTAG solution)
calibre(DRC/LVS sign-off tool)
olympus(PR tool)

cadence:
RTL Compiler:logic synthesis \scan insetion
SOC Encounter:PR工具
Virtuso:模拟版图工具
NC verilog/ncsim:simulation tool
modus:扫描压缩+ATPG

DFT Architecture

sequential circuit VS combinational circuit
对组合电路而言，检测fault非常容易，但是对于时序电路来说难以将数据传输到问题点，并且传出去也非常困难。

Scan synthesis
1、Scan synthesis 主要包括两个步骤：scan replacement & scan stitching
2、Scan synthesis 可以包含于logic synthesis，也可以独立于logic synthesis之外
3、Scan synthesis的主要作用是：把一个difficult to test sequential circuit 转变成一个easy to test combinational circuit

如下图是标准的1条scan chain，scan 的原理这里不介绍了。
测试步骤分为了两大部分：
1、sequential part：
enable scan mode
shift register test -flush test (00110011…)
shift through scan-in and measure on scan -out
首先用确定的一组pattern，此时没有capture，能否正确地将这组pattern shift输出

2、combinational part
select scan mode
scan in test pattern
force primary input values and set normal mode
measure primary outputs
set the scan mode
scan out,combied with scan in for the next pattern

How many IOs are available for scan testing?
1 ATE channel
2 芯片IO数量/封装方式
3 scan channels /scan enable/test mode/scan clocks