【FPGA】Verilog：锁存器 Latch | RS Flip-Flop 与 D Flip-Flop 的实现

💭 写在前面：本章将理解 RS/D 锁存器的概念，了解 RS/D/JK 触发器的概念，使用 Verilog 实现各种锁存器 (Latch) 和翻转器 (Flip-Flop)，并通过 FPGA 验证用 Verilog 的实现。

📜 本章目录：

Ⅰ. 前置知识回顾

0x00 锁存器（Latch）

0x01 RS 触发器（RS Flip-Flop）

0x02 D 触发器（D Flip-Flop）

0x03 JK Flip-Flop（JK 触发器）

0x04 设置时间和保持时间

Ⅱ. 练习

0x00 RS Flip-Flop

0x01 D Flip-Flop

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Ⅰ. 前置知识回顾

0x00 锁存器（Latch）

• 当输入信号被输入到异步时序逻辑电路中时，状态立即发生变化。
• 存在可以控制输入时机的控制信号，这个信号存在于称为 门锁存器（Gate latch）的元件中。
• 输入信号通常被用作时钟信号，当时钟脉冲为   时，输入信号被反映。与触发器边沿动作的方式不同。