FPGA学习笔记_SDRAM_概述

FPGA学习笔记

SDRAM概述

1. SDRAM简介
2. SDRAM 存取原理
3. SDRAM 特性

1. SDRAM简介

SDRAM ，同步动态随机存储器（Synchronous Dynamic Random Access Memory）

• 同步是指其时钟频率与对应控制器（CPU/FPGA）的系统时钟频率相同，内部命 令的发送与数据传输都是以该时钟为基准
• 动态是指存储阵列需要不断的刷新来保证数据不丢失；
• 随机指数据的读取和写入可以随机指定地址，而不是必须按照严格的线性次序变化

SDRAM 可以最多做到 64M 字节（512Mbit），适合需要大量存储数据的场合。

2. SDRAM 存取原理

SDRAM 使用电容的电荷存储特性存储数据。存储单元主要由行列选通三极管，存储电容，刷新放大器组成。

首先需要打开行地址，等待tRCD，然后打开列地址，等待tCL，则电容的电平状态就能呈现在数据线（data_bit）上，即实现了读取。 或者，数据线上的电平值被送到电容上，从而实现写入数据。

tRCD(ACTIVE-to-READ or WRITE delay)：从打开行地址到可以打开列地址进 行数据读/写的时间间隔。
tCL，CL = CAS (READ) latency：当列地址被打开后，数据并不是立即出现在最终的数据总线引脚上，而是有若干个时钟 的延迟，这个延迟叫做列选通潜伏期。

• SDRAM 内部存储矩阵简化模型

进行数据读写时，打开一个确定的行和列，就能唯一确定一个存储单元。

• SDRAM 器件功能框图·
  
• SDRAM 器件管脚描述
  

3. SDRAM 特性

1. 工作在 3.3V 的电压下，所有信号都在时钟信号的上升沿被寄存

2. 有四个 Bank 的动态刷新存储器，256Mbit = 4* 64Mbits；

   SDRAM 的数据位宽为 4bit，8192 行 X 2048 列；
   SDRAM 的数据位宽为 8bit，8192 行 X 1024 列;
   SDRAM 的数据位宽为 16bit，8192 行 X 512 列;

3. 读写是以突发的方式进行。以一个激活命令（包含打开行地址）开始，然后跟随一个读或写命令。伴随着激活命令，A0-A12：期望获取位置的行地址，BA0 和 BA1：期望获取位置的 Bank 地址。伴随着读/写命令，A0—A8：期望获取位置的列地址的首地址。

4. 通过命令控制。命令是由 CS_N、RAS_N、CAS_N、WE_N 这四个控制信号组合成的不同状态来表示，地址总线 ADDR 和 DQM 总线作为辅助信号，提供与命令相对应的地址（设置模式寄存器）或参数（读写命令）。
   

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参考资料：

1. 《FPGA系统设计与验证实战指南》
2. MT48LC16M16A2_Micron 数据表

【注】：个人学习笔记，如有错误，望不吝赐教，这厢有礼了~~~

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