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FPGA学习笔记
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FPGA学习笔记
GloriaHuo
合抱之木,生于毫末;九层之台,起于垒土;千里之行,始于足下。——老子·《道德经》
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同步FIFO的设计
数字IC设计学习笔记同步FIFO的设计1. 同步FIFO的设计同步FIFO的设计问题描述基于RAM设计同步FIFORAM宽度8bit,RAM深度512,ADDR位宽:2^9=512Verilog代码方法1: 用长度(fifo深度)计数器fcnt,执行一次写操作,fcnt加1,执行一次读操作,fcnt减1. 写满:fcnt=fifodeapth; 空:fcnt=0&& !en_r)|(factor=1&&en_r);module fifo原创 2022-03-20 20:50:00 · 1026 阅读 · 1 评论 -
FPGA学习笔记_SDRAM_时序分析
FPGA学习笔记SDRAM 操作命令1. SDRAM 上电初始化时序2. SDRAM 自动刷新时序3. 不带自动充电的写操作4. 不带自动充电的读操作1. SDRAM 上电初始化时序加载电源( VDD 和 VDDQ);CKE 设置为低电平( LVTTL 逻辑低电平);加载稳定的时钟信号;等待至少 100us 的时间,此过程中的命令保持为禁止命令或空操作命令;在步骤 4 的 100us 中的某个时刻,将 CKE 设置为高;步骤 4 的 100us 等待时间结束后,随即可发出一个原创 2021-03-07 14:45:22 · 462 阅读 · 0 评论 -
FPGA学习笔记_SDRAM_操作命令
FPGA学习笔记SDRAM 操作命令1. SDRAM 操作命令1. SDRAM 操作命令禁止命令:禁止新的命令执行。执行此命令时,不用顾及 CLK 是否(CKE),已 经执行的命令不受影响。空命令:该命令主要给被选中的 SDRAM 传递一个无需要操作的信息,主要是 为了防止在 SDRAM 处于空闲或者等待状态时,其他命令被写入 SDRAM。此命令对正在执行的操作没有影响。加载模式寄存器命令:模式寄存器的值是通过地址线 A0–A11 写入 SDRAM,加载模式寄存 器命令只有在所有原创 2021-03-06 22:02:00 · 905 阅读 · 0 评论 -
FPGA学习笔记_SDRAM_概述
FPGA学习笔记SDRAM概述1. SDRAM简介2. SDRAM 存取原理3. SDRAM 特性1. SDRAM简介SDRAM ,同步动态随机存储器(Synchronous Dynamic Random Access Memory)同步是指其时钟频率与对应控制器(CPU/FPGA)的系统时钟频率相同,内部命 令的发送与数据传输都是以该时钟为基准动态是指存储阵列需要不断的刷新来保证数据不丢失;随机指数据的读取和写入可以随机指定地址,而不是必须按照严格的线性次序变化SDRAM 可以原创 2021-03-06 21:46:51 · 1030 阅读 · 0 评论 -
FPGA学习笔记_UART串口协议_详解
FPGA学习笔记UART串口协议1. 概念2. UART关键参数及时序图UART串口协议详解1. 概念概念:通用异步收发传输器:Universal Asynchronous Receiver/Transmitter, 数据发送时,将并行数据转换成串行数据,数据接收时,将串行数据转换成并行数据。2.UART关键参数及时序图UART通信在使用前需做多项设置:数据位数,波特率,奇偶校验类型,停止位数。关键参数:1. 空闲状态:UART规定,当总线处于空闲状态时,信号线的状态位高电平,原创 2021-02-28 21:56:51 · 592 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_配置STA环境1
数字IC设计学习笔记配置STA环境11. STA环境2. 指定时钟specifying clocks3. 生成时钟generated clocks1. STA环境STA环境,就是给STA指定一个正确的约束。环境应该精确,以便静态时序分析时,能够指出所有设计的时序问题。进行静态时序STA,需要设置时钟,指定IO时序特性,指定错误路径(false path) 和 多周期路径(multi-cycle path)注意:STA主要针对同步电路。即由同一个时钟或者时钟沿驱动的电路。对于其他电路,时不做S原创 2021-02-26 20:17:06 · 2208 阅读 · 1 评论 -
数字IC设计学习笔记_静态时序分析STA_保持时间
数字IC设计学习笔记静态时序分析1. 时序分析路经2. 保持时间 2.1 概念 2.2 路径分析1. 时序分析路经Timing path类型:① In2reg:input port 到 时序元件的数据输入端② Reg2reg: 时序元件的时钟pin 到 下一个时序原件的数据输入端③ Reg2out:时序元件的时钟pin 到 output port④ In2out:input port 到 output port2. 保持时间2.1 概念Hold time,Th,T原创 2021-02-23 21:25:06 · 3736 阅读 · 1 评论 -
数字IC设计学习笔记_静态时序分析STA_建立时间
数字IC设计学习笔记静态时序分析1. 亚稳态概念2. 产生原因3. 解决方法4. MTBF平均失效时间1. 时序分析的四条路经亚稳态:Metastability,触发器无法在某个规定时间内达到一个可确认的状态。当一个触发器处于亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。2. 建立时间概念: 采样的D触发器,在时钟有效边沿原创 2021-02-23 18:58:38 · 2688 阅读 · 0 评论 -
数字IC设计学习笔记_FIFO深度计算
数字IC设计学习笔记FIFO深度计算1. 背景2. 数据突发长度(burst length)3. FIFO深度计算1. 背景数字IC设计中我们经常会遇到这种场景,工作在不同时钟域的两个模块,它们之间需要进行数据传递,为了避免数据丢失,我们会使用到FIFO。当读数据的速率小于写数据的速率时,我们就不得不将那些还没有被读走的数据缓存下来,那么我们需要开多大的空间去缓存这些数据呢?缓存开大了会浪费资源,开小了会丢失数据,如何去计算最小FIFO深度是我们讨论的重点。2. 数据突发长度(burst l转载 2021-02-22 19:56:04 · 1098 阅读 · 0 评论 -
数字IC设计学习笔记_ 同步电路,异步电路,同步复位,异步复位
数字IC设计学习笔记3. 同步复位,异步复位1.1 同步复位VS异步复位同步复位异步复位特点复位信号只在时钟有效沿到来时才有效。(来自对DFF-D端的组合逻辑设置)无论时钟有效沿是否到来,只要复位信号有效,就复位。(来自对DFF的设置)Verilogalways@(posedge clk)always@(posedge clk or negedge rst)优点1. 有利于仿真器仿真 2. 能够滤除高于时钟频率的毛刺 3. 若为完全同步时序电路,则有利原创 2020-11-07 00:09:19 · 1305 阅读 · 0 评论 -
FPGA学习笔记_SPI协议
FPGA学习笔记SPI协议1. SPI协议概念2. SPI协议原理1. SPI协议概念SPI:串行外设接口(Serial Peripheral Interface)的缩写,是一种高速的,全双工,同步的通信总线。特点:一主多从,高速的(可达几十Mbps),全双工,同步的通信总线,最大时钟频率为系统时钟频率的1/2, 在同另一个非常高速率的SPI设备通讯时,SPI的最大时钟频率将有可能制约其传输速率。优点:在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间,提供方便。原创 2021-02-19 19:34:03 · 835 阅读 · 0 评论 -
FPGA学习笔记_IIC协议
FPGA学习笔记IIC协议1. IIC协议概念2. IIC协议原理 2.1. 起始位,结束位 2.2. 器件地址 2.3. 存储器地址 2.4. 应答位 2.5. 读写时序1. IIC协议概念IIC: inter integrated circuit BUS, 集成电路总线,是一种串行通信总线,多为主从结构。 一般用在小数据亮场合,传输距离短。特点:连接简单:物理层上,IIC协议只有2根总线线路:SCL(串行时钟线), SDA(串行数据线)双向通信:两根线可以完成数据的传入和原创 2021-02-18 22:44:08 · 586 阅读 · 1 评论 -
FPGA学习笔记_图像处理6_FPGA实现 sobel算子边缘检测算法
FPGA学习笔记图像处理算法1. sobel算子边缘检测算法 1.1 原理 1.2 FPGA实现 sobel算子边缘检测算法1. sobel算子边缘检测算法1.1 原理边缘检测:标识数字图像中变化明显那的点。结果体现:1. 深度上的不连续. 2. 表面方向不连续. 3. 物质属性变化. 4.场景照明变化.应用:图像处理和计算机视觉边缘检测算子:1阶:roberts cross算子, prewitt算子,sobel算子,kirch算子,罗盘算子2阶:canny算子,la原创 2021-02-18 16:40:39 · 2234 阅读 · 3 评论 -
FPGA学习笔记_图像处理5_FPGA实现灰度图像高斯滤波算法
FPGA学习笔记图像处理算法1. 灰度图像高斯滤波算法 1.1 原理 1.2 FPGA实现灰度图像高斯滤波算法1. 灰度图像高斯滤波算法1.1 原理高斯滤波:线性平滑滤波,低通滤波器,用于消除高斯噪声原理:对整幅图进行加权平均,每一个像素点的值,由其本身和领域的其他像素值经过加权平均之后得到。优点:克服了边界效应,相对于均值滤波平滑效果更柔和,边缘保留的更好。1.2 FPGA实现灰度图像均值滤波算法FPGA实现步骤:F(x,y): (x,y) 点的像素值G(x原创 2021-02-18 11:12:31 · 2733 阅读 · 5 评论 -
FPGA学习笔记_图像处理4_FPGA实现灰度图像均值滤波算法
FPGA学习笔记图像处理算法1. 灰度图像均值滤波算法 1.1 原理 1.2 FPGA实现灰度图像均值滤波算法1. 中值滤波算法1.1 原理均值滤波:线性滤波,邻域平均法。原理:用均值代替原图像中的各个像素值。即以目标像素(x,y)为中心的找出N个像素f(x,y),再用这N个像素的平均值代替原目标像素,作为处理后的图像的点g(x,y)=(1/N)(∑f(xi,yi))。缺点:不能很好的保护图像细节,使图像变得模糊,不能很好的去除噪声点。1.2 FPGA实现灰度图像均值滤原创 2021-02-18 08:30:59 · 1822 阅读 · 1 评论 -
FPGA学习笔记_图像处理3_FPGA实现中值滤波算法
FPGA学习笔记图像处理算法1. 中值滤波算法 1.1 原理 1.2 FPGA实现中值滤波算法1. 中值滤波算法1.1 原理将每一像素点的灰度值设置为该点的某领域窗口内的所有像素点灰度值的中值。特点:有效抑制噪声,保护图像边缘信息,是经典的平滑噪声方法,可用作处理RGB图像格式。方法:将数据按大小排序,然后根据有序的数字序列找中值,排序算法:冒泡排序,二等分排序等软件算法,适合硬件的排序算法比较少。分别对三行像素进行排序分别对三行像素中的3个最大,3个中间,3个最小原创 2021-02-08 23:03:50 · 3197 阅读 · 6 评论 -
FPGA学习笔记_图像处理2_RGB转灰度算法
FPGA学习笔记图像处理算法1. RGB转灰度算法 1.1 背景 1.2 FPGA实现RGB图像转Gray图像1. RGB转灰度算法1.1 背景:Gray图像:灰度图像,黑白图像,由黑到白为灰阶:0~255(8bits).YUV图像:欧洲电视系统采用的颜色编码方法,主要用于优化彩色视频信号的传输。采用彩色摄影机或者彩色CCD摄影机取像,将彩色图像信号进行分色,分别放大校正,得到RGB,经过矩阵变换电路,得到亮度信号Y和两个色差信号B-Y(U), R-Y(V),经过发送端编码,原创 2021-02-08 22:43:58 · 1724 阅读 · 0 评论 -
FPGA学习笔记_图像处理1
FPGA学习笔记图像处理1. 图像处理方法2. 图像处理算法1. 图像处理方法图像处理方法:图像增强,复原,编码,压缩。图像变换:将空间域变换为变换域处理包括:傅里叶变换,沃尔什变换,离散余弦变换,小波变换图片编码压缩:减少数据量,节省传输时间,处理时间,存储容量,可在不失真,失真条件下进行图像增强与复原:提高图像质量去除噪声,提高图像清晰度图像增强:不考虑图像降质的原因,突出感兴趣部分;强化高频分量:可使图像中物体轮廓清晰,细节明显;强化低频分量:减少图像中噪声影响图像复原:考虑原创 2021-02-08 22:25:43 · 535 阅读 · 0 评论 -
数字IC设计学习笔记_跨时钟域同步问题 2_多比特信号跨时钟域问题_异步FIFO
数字IC设计学习笔记跨时钟域同步问题2 多比特信号跨时钟域问题_异步FIFO2 异步FIFO原理图异步FIFO的设计主要有5部分组成:FIFO Memory:双口RAM存储数据sync_r2w:同步器,同步读数据指针到写时钟域sync_w2r:同步器,同步写数据指针到读时钟域wptr_full:处理写指针和满信号的逻辑rptr_empt:处理读指针和空信号的逻辑Verilog代码//----TOP module-----------------------------原创 2020-11-25 22:47:06 · 1855 阅读 · 1 评论 -
数字IC设计学习笔记_跨时钟域同步问题1_单比特信号跨时钟域问题
数字IC设计学习笔记跨时钟域同步问题1 单比特信号跨时钟域问题 1.1 慢时钟域--> 快时钟域 1.2 快时钟域-->慢时钟域1 单比特信号跨时钟域问题1.1 慢时钟域–> 快时钟域方法:两级触发器打两拍;注意:第一级寄存器产生亚稳态并经过自身后可以稳定输出的概率为70%~80%左右,第二级寄存器可以稳定输出的概率为99%左右,再后面改善就不明显了,所以数据进来后一般选择打两拍即可。打两拍后虽然能够将数据稳定到0或1,但是0,1的稳定值时随机的,与输入没原创 2020-11-25 22:13:26 · 1840 阅读 · 7 评论 -
FPGA学习笔记_ARP协议
FPGA学习笔记FPGA实现千兆以太网_ARP协议ARP协议地址解析协议,address resolution protocol, 根据IP地址获取物理地址的一种TCP/IP协议。作用:通过IP地址,得到MAC地址原理:源主机:发出ARP请求,询问IP地址为xxx.xxx.x.x(如:192.168.0.1) 的主机的MAC地址是多少?并将请求广播给本地网段(以太网帧首部的MAC地址填FF;FF;FF;FF;FF;FF表示广播)。目的主机:接收广播的ARP请求,确认IP地址与本机原创 2020-11-24 21:27:01 · 470 阅读 · 0 评论 -
FPGA学习笔记_ROM核调用与调试
FPGA学习笔记ROM核调用与调试1. ROM存储器IP核的使用2. 创建.mif文件3. in system memory content editor内存查看工具的使用4. signal tapII工具使用5. Verilog 代码6. Modelsim仿真7. FPGA板级验证ROM核调用与调试目标:调用Quartus软件中提供的ROM核并进行系统设计现象:将一组数据(三角波形表)存储在FPGA中的使用IP核构建的片上rom中,开发板上电后,系统开始开始从rom中读取数据原创 2020-11-22 19:36:41 · 4974 阅读 · 2 评论 -
FPGA学习笔记_串口收发与存取双口ram简易应用
FPGA学习笔记串口收发与存取双口ram简易应用1 原理图2 Verilog 代码3 Modelsim仿真4. FPGA板级验证串口收发与存取双口ram简易应用实验现象:在pc机上通过串口发送数据到FPGA中,FPGA收到的数据后,将数据存储在双口ram的一段连续空间中,当需要时,按下按键0,FPGA将ram中存储的数据通过串口发送出去。知识点:cyclone iv系列器件的内部结构存储器IP核的使用串口收发+按键+双口ram组成建议系统设计1. 原理图模块组成:原创 2020-11-22 12:27:44 · 2201 阅读 · 0 评论 -
FPGA学习笔记_FPGA实现千兆以太网_传输层(UDP协议)
FPGA学习笔记FPGA实现千兆以太网_传输层(UDP协议)传输层(UDP协议)User datagram protocol, 用户数据协议,是直面用户应用的无连接的传输层协议,IETF RFC 768是UDP的正式规范。在IP报文中的协议号码是17(0x11), 简单,不可靠;作用:将网络数据流量压缩成数据包的形式缺点:不提供数据分组,组装,不能对数据包进行排序;报文发送后,无法知道是否安全完整到达应用:支持那些需要在计算机之间传输数据的网络应用。Ex. 网络视频会议系统等众多原创 2020-11-21 20:40:51 · 1349 阅读 · 0 评论 -
FPGA学习笔记_FPGA实现千兆以太网_网络层(IP协议)
FPGA学习笔记1. FPGA实现千兆以太网_网络层(IP层)网络层(IP层)IP是TCP/IP协议中最核心的协议,所有的TCP,UDP,ICMP,IGMP数据都是以IP数据报的格式传输的。如果发生错误,IP会丢失该数据,然后发送ICMP信息给信源端。IP数据报可以不按发送顺序接收。IP数据报格式IP数据报首部报头检验和的计算方法将校验和字段置0将IP包头按16bit分成多个单元,如果长度不是16bit的倍数,则用0比特填充到16比特的倍数对各个单元采用反码加法运算(即高原创 2020-11-21 19:10:12 · 1742 阅读 · 0 评论 -
FPGA学习笔记_ FPGA实现千兆以太网_数据链路层(MAC)
FPGA学习笔记1. FPGA实现千兆以太网_数据链路层(MAC)数据链路层(MAC)通过物理网络链路,提供数据传输。不同的数据链路层定义了不同的网络和协议特征,其中包括物理编址,网络拓扑结构,错误校验,数据帧序列以及流控;规定了0,1的分包形式,确定了网络数据包的形式。MAC层与物理层通过接口协议进行传输数据, 保证发送方与接收方可以正确的传输数据,把错的数据丢掉。接口协议:1. RMII2. MII: media independent interface,媒体独立接口。一般用在百兆以原创 2020-11-20 22:10:02 · 2094 阅读 · 0 评论 -
FPGA学习笔记_ FPGA实现千兆以太网_OSI的7层模型
FPGA学习笔记1. FPGA实现千兆以太网_OSI的7层模型千兆以太网知识点:OSI(open system interconnect,开放式系统互联)的7层模型:1) 物理层:负责最后奖信息编码成电流脉冲或者其他信号用于网上传输,wifi,网线,5g;eg.RJ45(只是个物理接口,设置不包含任何的电平转换协议)等将数据转化为0,1。2) 数据链路层(MAC):通过物理网络链路,提供数据传输。不同的数据链路层定义了不同的网络和协议特征,其中包括物理编址,网络拓扑结构,错误校验,数据帧序列以及原创 2020-11-20 21:39:17 · 407 阅读 · 0 评论 -
FPGA学习笔记_Quartus II prime Standard Edition---存储器IP核的调用
FPGA学习笔记Quartus II prime Standard Edition—存储器IP核的调用Quartus II的老版本跟新版本的IP核的调用方法有些不同,下面是Quartus II prime Standard Edition的调用方式,仅供参考。如下图所示,点击assignmen中的IP Catalog,输入ram ,双击RAM:2-PORT根据需求选择端口信息存储器的存储尺寸,点击next根据需求选择数据宽度,点击nextAuto:自动分配LCs:内部寄存原创 2020-11-17 18:47:10 · 2920 阅读 · 0 评论 -
FPGA学习笔记_UART串口协议_串口接收端设计
FPGA学习笔记1. UART串口协议以及串口接收端设计1 原理图2 Verilog 代码3 Modelsim仿真4. FPGA板级验证1.1 串口协议发送端设计目标:FPGA接收其他设备通过UART发送过来的数据。实验现象:在Quartusz II中调用in system sources and probeseditor工具,查看UART接收模块接受到的数据,数据有pc机发出。知识点:uart的通信协议原理和工业环境下的数据接受实现in system sources and原创 2020-11-17 16:13:53 · 978 阅读 · 0 评论 -
FPGA学习笔记_UART串口协议_串口发送端设计2
FPGA学习笔记1. UART串口协议以及串口发送端设计2发送多个字节1.1 串口协议发送端设计_多个字节(1). 串口协议发送端整体框图目标:按键控制串口发送“HELLO”字符串知识点:wait函数调用发送字符串的方法:控制输入数据,每个字节(8bits)发一次,连续发多次层次的引用:调用例化后的信号名称.变量(test_bench内)(3). Verilog 代码//----top---------------------------------------module原创 2020-11-16 22:58:54 · 567 阅读 · 0 评论 -
数字IC设计学习笔记_8位7段数码管2
数字IC设计学习笔记8位7段数码管21 原理图2 Verilog 代码3 Modelsim仿真1. 原理图由于AC620开发板上的模块不支持直接驱动数码管,故需要外接两个74HC595模块,将串行数据转化为并行的是用于数码管的数据;以及HC595_driver用于将原设计(HEX8)的输出信号转化为适用于HC595的信号,DS, SHCP, STCP;(1). 系统总原理图(2). 74HC595的时序图(3). HC595_driver时序图2 Verilog 代码mod原创 2020-11-14 12:44:42 · 492 阅读 · 0 评论 -
FPGA学习笔记_Quartus II_In system sources and probes editor(ISSP)调试工具的使用
FPGA学习笔记Quartus II prime Standard Edition—In system sources and probes editor(ISSP)调试工具的使用Quartus II的老版本跟新版本的In system sources and probes editor(ISSP)调试工具的使用方法有些不同,下面是Quartus II prime Standard Edition的调用方式,仅供参考。如下图所示,点击assignmen中的IP Catalog,输入In syste原创 2020-11-13 19:50:45 · 3286 阅读 · 2 评论 -
数字IC设计学习笔记_8位7段数码管1
数字IC设计学习笔记8位7段数码管1 原理图2 Verilog 代码3 Modelsim仿真1. 原理图8位数码管数码管内部结构图数码管分为共阴极数码管和共阳极数码管;本文采用共阳极数码管。每个数码管内部的led灯的所有阳极连在一起,给正电压;当三极管的基极为高电平,三极管导通,VCC通过电阻,三极管加载到led灯的阳极。当led灯阴极为低电平,led灯点亮;当led灯阴极为高电平,led灯灭。由于无法同时点亮8个数码管中单一的一个led灯,故采用动态扫描实现。动态扫描:将操作平均原创 2020-11-13 19:19:23 · 3628 阅读 · 0 评论 -
数字IC设计学习笔记_按键消抖模块2
数字IC设计学习笔记按键消抖模块21 原理图2 Verilog 代码3 Modelsim仿真1. 原理图实验现象:每次按下按键0,4个led显示状态以二进制加法格式加1;每次按下按键1,4个led显示状态以二进制加法格式减1.2 Verilog 代码//----top module---------------------------------module fsm_key_filter_top( input clk, input rst_n, input key0, inp原创 2020-11-12 21:01:57 · 259 阅读 · 0 评论 -
数字IC设计学习笔记_按键消抖模块1
数字IC设计学习笔记4. 按键消抖模块1 原理图2 Verilog 代码3 Modelsim仿真1. 原理图(1). key波形图理想的按键key信号在0,1转换之间,可以瞬时间完成;实际在按键时,会产生一定时间范围的抖动信号,这里抖动信号的持续时间定为20ms。(2). key_flag, key_state 波形图第一条波形为按键信号key;第二条波形为key_flag信号,当滤除抖动波形完成后,产生单周期高脉冲;第三条波形为key_state信号,当滤除抖动波形后,转变为原创 2020-11-11 18:41:05 · 501 阅读 · 0 评论 -
数字IC设计学习笔记_verilog实现BCD计数器
数字IC设计学习笔记4. verilog实现BCD计数器1 原理图2 Verilog 代码3 Modelsim仿真BCD码:Binary-Coded Decimal,二进码十进数,是一种十进制的数字编码,用4位二进制数来表示十进制数中的0~9个十个数之一。BCD编码又可以分成有权码和无权码两种,其中有权码如:8421码、5421码以及2421码等;无权码如:余3码、格雷码以及余3循环码等。BCD 码中最常用的是8421 码,其各个bit 权值分别是8d、4d、2d、1d;同理5421 码各位原创 2020-11-09 11:45:07 · 4428 阅读 · 0 评论 -
FPGA学习笔记_2. Quartus II15.0宏模块(MegaWizard Plug-In Manager)设置
FPGA学习笔记2. Quartus II15.0宏模块(MegaWizard Plug-In Manager)设置Quartus II的老版本跟新版本调用宏模块完全不一样,搜了好久,自己摸索了好久才找到。据我的搜索,应该是从14.0版本之后才变的。就以我需要的LPM_COUNTER为例子吧1.如下图所示2.出现右边这个框就行了3. 找到我需要的LPM_COUNTER,输入关键字就好啦4.双击后选择一个地方保存4.双击后选择一个地方保存4. 点击ok后就会出现下图,自己根据需要设原创 2020-11-08 21:07:58 · 4867 阅读 · 2 评论 -
FPGA学习笔记_UART串口协议_串口发送端设计1
FPGA学习笔记1. UART串口协议以及串口发送端设计1.1 UART介绍1.2 串口协议发送端设计1.1 UART介绍(1). 概念:UART: (Universal Asynchronous Receiver/Transmitter)通用异步收发器,是异步串行通信的总称。全双工,发送端:并转串;接收端:串转并。包括RS232,RS449,RS423,RS485(各种异步串行通信口的接口标准和总线标准,电气特性,传输速率,连接特性,接口的机械特性等)。(2). 特点:电路结构简单,成原创 2020-11-07 23:38:46 · 728 阅读 · 0 评论