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AXI4和AXI5写事务依赖中描述的附加依赖关系意味着，接受所有写数据并在接受地址之前提供写响应的AXI3从机与AXI4或AXI5不兼容。从机还必须在置位BVALID之前等待置位WLAST。注意，主机可以依赖于按顺序从使用相同ID的事务返回的读取数据，因此主机只需要足够的存储空间来读取来自不同ID的事务的数据。- 接收信息的AXI接口可以等待，直到它检测到一个VALID信号，然后才置位其相应的READY信号。当VALID被置位时，它必须保持，直到VALID和READY都被置位时，在上升时钟边缘，握手发生。

信息源（information source）使用VALID信号指示通道中的valid address，data，或者control information是可使用的；Read data通道和write data通道都包含LAST信号指示一次transaction的最后一个数据项的传输。这个特性意味着一个register slice可以在任何一个通道的任何一个节点插入，代价是额外的延迟周期。5个通道中的任意一个通道都由一系列的信息信号集，还有提供双向握手机制的VALID和READY信号组成。

对于WRAP突发，Wrap_Boundary变量定义了WRAP边界: Wrap_Boundary = (INT(Start_Address / (Number_Bytes × Burst_Length)))× (Number_Bytes × Burst_Length)对于INCR突发和地址没有wrapped的WRAP突发，在突发中第一次传输之后的任何传输的地址: Address_N = Aligned_Address + (N – 1) × Number_Bytes。

在将RID值传递给正确的主机端口之前，互连器会删除RID标识符的这些位。对于写响应：互连器使用BID标识符的附加位来确定写响应的目的地是哪个主机端口。当主机连接到互连器时，互连器向ARID、AWID和WID标识符附加额外的位，这对主机端口来说是唯一的标识符。互连必须确保主机按照发出的地址的顺序，接收来自不同的从机，但是具有相同的ARID值的事务序列的读取数据。从机必须确保任何返回数据的RID值与它正在响应的地址的ARID值匹配。结合来自不同主机的写事务的互连必须确保它按照地址顺序转发写数据。

数字IC设计学习笔记同步FIFO的设计1. 同步FIFO的设计同步FIFO的设计问题描述基于RAM设计同步FIFORAM宽度8bit，RAM深度512，ADDR位宽：2^9=512Verilog代码方法1： 用长度（fifo深度）计数器fcnt，执行一次写操作，fcnt加1，执行一次读操作，fcnt减1. 写满：fcnt=fifodeapth； 空：fcnt=0&& !en_r)|(factor=1&&en_r)；module fifo

数字IC设计学习笔记序列检测1. RAM设计RAM设计问题描述设计实现一个512*8的双端口RAMRAM宽度8bit，RAM深度512，ADDR位宽：2^9=512Verilog代码module ram_dual( clk_r, clk_w, en_r, en_w, addr_r, addr_w. data_r, data_w); parameter DLY = 1; parameter RAM_WIDTH = 8; parameter RAM_DEP

数字IC设计学习笔记序列检测1. 基于状态机（FSM）的序列检测1. 基于状态机（FSM）的序列检测）状态转移图序列检测：1110010Verilog代码module det_seq( input clk, input rst, input in, output wire out, output wire [2:0] state); parameter s0=3'd0; parameter s1=3'd1

LINUX学习笔记Makefile 脚本运行VCS仿真1. 文件2. Makefile 脚本3. 命令1. 文件tb.list: tesetbech文件目录rtl.list：rtl代码文件目录tc_teset.v: 测试用例代码2. Makefile 脚本 TC= COV_OPTION = -cm line+cond+fsm+tgl+branch COV_OPTION += -cm_dir ${TC}_cov copy_case: cp -rf ../

IRUN仿真编译选项1. 仿真编译选项 -64bit Invoke 64bit version -a_ext <ext> Override extensions for archive files -abv2copt Enable optimization on 2 cycle assertions -abvcoveron Enable cover

VCS仿真编译选项1. 扩展选项2. 自带编译选项1. 扩展选项+vcs+line+wait：一直等待license。+maxdelays/+mindelays：使用SDF文件中最大延时/最小延时，maxdelay直接影响建立关系，mindelay直接影响保持关系。+nbaopt：删除非阻塞赋值语句中的延时。+neg_tchk：使能时序检查中的负延时。+nospecify:屏蔽路径延时和时序检查。+notimingcheck：不进行时序检查。+prof：在vcs仿真过程中生成vcs.

芯片设计知识芯片设计中工艺文件1. 工艺库文件简介1. 工艺库文件简介完整工艺库文件主要组成为：1、模拟仿真工艺库，主要以支持spectre和hspice这两个软件为主，后缀名为.scs——spectre使用，.lib——hspice使用。2、模拟版图库文件，主要是给cadence版图绘制软件用，后缀名为.tf，.drf。3、数字综合库，主要包含时序库，基础网表组件等相关综合及时序分析所需要用到的库文件。主要是用于DC软件综合，PT软件时序分析用。4、数字版图库，主要是给cadence

数字IC设计学习笔记VIM工具应用1. VIM工具简介2. VIM常用命令3. VIM使用技巧1. VIM工具简介Vim是从 vi 发展出来的一个文本编辑器。代码补完、编译及错误跳转等方便编程的功能特别丰富，在程序员中被广泛使用。用于建立，编辑，显示，查看文本文件。无菜单，只有命令；工作模式：1. 命令模式：vi 文件名，进入默认的命令模式；文件名可为已经存在的文件，也可以重新创作；2. 插入模式：a, A, i, I, o, O，进入插入模式，按esc，回到命令模式；a:

数字IC设计学习笔记TCL在EDA工具中的扩展与应用1. TCL的应用2. 综合软件中TCL常见指令3. 数据类型object与其属性attibute1. TCL的应用TCL: Tool Command Language 工具命令语言TCL脚本基于命令：内建命令应用命令：支持C，C++扩展支持用户自定义的Synopsys TCL：强大，灵活，简单易用2. 综合软件中TCL常见指令逻辑综合，设计有两种表达方式：结构化的代码的DC常用指令Get_ports port

数字IC设计学习笔记半周期路径Half Cycle Path1. 伪路径False Paths2. 如何处理False Paths1. TCL置换分类变量置换$: $ 后面为变量名。将置换成它的值。命令置换[]：[]内是一个独立的tcl语句反斜杠置换\：换行符，空格；[、$等被TCL解释器当作特殊符号对待的字符，加上反斜杠后变成普通字符。用\t表示TAB用\n表示换行符“#” 表示注释。“” TCL解释器对双引号中＄和[]符号会进行变量置换和命令置换。 {} 而在花括号中，所有

数字IC设计学习笔记多时钟Timing分析 (Multiple clocks)1. 多时钟之间是整数倍关系2. 多时钟之间是非整数倍关系3. 有相位移动的1. 多时钟之间是整数倍关系静态时序分析计算时钟之间公共的周期。前提：只能算有data path相联系的的两个时钟之间的公共周期时序图脚本：Create_clock -name CLM \ -period 20 -waveform {0 10} [get_ports CLKM]Create_clock -name CLM \

数字IC设计学习笔记多时钟域 Timing分析 (timing cross clock domain)1. 慢时钟域到快时钟域2. 快时钟域到慢时钟域1. 慢时钟域到快时钟域Launch：对原时钟做了4分频/频率变成4倍，周期减少到1/4分频电路，这种情况，1. 定义为generated clock；2. 定义为两个时钟脚本：Create_clock -name CLKM\ -period 20 -waveform {0 10} [get_ports CLKM]Create_cl

数字IC设计学习笔记Verilog中的综合与不可综合所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，o

FPGA学习笔记AMBA总线21. APB简介2. ASB简介AMBA总线21. APB简介APB(AMBA外设总线，the Advanced Peripheral Bus) 是本地二级总线（local secondary bus），主要用于低带宽的，低功耗的周边外设之间的连接，例如UART、1284等，它的总线架构不像AHB支持多个主模块，在APB里面唯一的主模块就是APB桥。其特性包括：2个clockcycle传输；无需等待周期和回应信号；控制逻辑简单，只有四个控制信号，不需要

FPGA学习笔记AMBA总线1. AMBA简介2. AHB简介AMBA总线1. AMBA简介AMBA总线是ARM研发的（Advanced Microcontroller Bus Architecture），高级微控制器总线体系；是一种开放的协议，主要用于SoC内部和ASIC，用于连接各种功能模块；2.0版AMBA标准定义了三组总线：AHB(AMBA高性能总线)、ASB(AMBA系统总线)、和APB(AMBA外设总线)。2. AHB简介AHB(AMBA高性能总线the Advanc

数字IC设计学习笔记半周期路径Half Cycle Path1. 伪路径False Paths2. 如何处理False Paths1. 伪路径False Paths在设计中，有些路径是不可能存在的，或者不可能发生的，这种路径称为伪路径，False Paths。对于伪路径，静态时序分析时，需要告诉工具，不去分析，这样可以提高静态时序分析的准确性，以及降低STA的计算空间，减少静态时序分析的时间。通常来讲，伪路径发生在异步电路，跨时钟域；或者电路内部逻辑复杂，推到后，发现其实是常量，不会发生变

数字IC设计学习笔记半周期路径Half Cycle Path1. 半周期路径Half Cycle Path2. Setup time 检查3. Hold time 检查4. 总结1. 半周期路径Half Cycle Path如果在设计中，同时存在上升沿触发的D触发器，以及下降沿触发的D触发器，则视为半周期路径，Half Cycle Path。2. Setup time检查时序图时序报告：Launch pathCapture path起始点 startpoint

数字IC设计学习笔记多周期路径 Multicycle Paths1. 多周期路径 Multicycle Paths2. Setup time 检查3. Hold time 检查4. 总结1. 多周期路径 Multicycle Paths多周期路径Multicycle Paths：在一些特殊情况，组合逻辑的传输延迟超过了一个时钟周期，则这条组合逻辑路径被视为多周期路径，Multicycle Paths。对于多周期路径，进行时序分析时，需要在脚本文件中对这部分设计设置多周期路径约束。2.

数字IC设计学习笔记STA基本概念1. STA基本概念2. 时序弧概念 Timing Arc3. 建立时间和保持时间概念4. 时序路径概念Timing Path5. 时钟域概念clock domains6. 操作条件概念Operating conditions1. STA基本概念静态时序分析：是分析，调试并确认一个门级系统设计时序性能的方法。检验门级电路的最大延迟，以保证在指定的频率下，能够满足建立时间的要求；检验门级电路的最小延迟，以保证在指定的频率下，能够满足保持时间的要求。优

数字IC设计学习笔记PrimeTime 基本概述1. PrimeTime 基本概述2. 运行模式1. PrimeTime 基本概述PrimeTime，Synopsys公司提出的，针对于复杂的，全芯片的，门级静态时序分析的工具。可集成在逻辑综合和物理综合的整个流程，让设计者去分析，解决复杂的时序问题。PT在各个阶段对应的时序延迟文件都不相同。越向后阶段，对应的静态时序分析的模型越准确PT主要是在库文件和时序模型的基础上，搭配指定命令约束的脚本文件（Tcl），对设计进行静态时序分析。库文件

数字IC设计学习笔记专业书单整理1. 数字IC验证相关书籍2. 数字IC设计相关书籍1. 数字IC验证相关书籍芯片验证漫游指南 ---- 刘斌UVM实战 ---- 张强SystemVerilog验证 测试平台编写指南[中文版] ---- 克里斯.斯皮尔System Verilog for Verification A Guide to Learning the Testbench Language Features[English] ---- Chris Spear2. 数字IC设计

数字IC设计学习笔记配置STA环境31. DRC检查2. 虚拟时钟 Virtual clocks3. 精炼时间1. DRC检查STA中，经常使用的设计规则检查是 max transition 和 max capacitance。DRC检查设计中的所有端口和管脚是否满足指定的 transition time 和 capacitance。脚本：set_max_transitionset_max_capacitance除此之外，适用于逻辑综合 DRC检查，而不适用于STA的还有：脚本：

数字IC设计学习笔记配置STA环境21. 约束 Input path 和 Output path2. 时序路径组Timing path groups3. 外部属性建模1. 约束 Input path 和 Output path约束 Input path对于input path的约束，主要针对于input port 2 reg 时序路径。SDC脚本：set Tclk2q 0.9set Tc1 0.6set_input_delay -clock CLKA -max[expr Tclk2

数字IC设计学习笔记配置STA环境11. STA环境2. 指定时钟specifying clocks3. 生成时钟generated clocks1. STA环境STA环境，就是给STA指定一个正确的约束。环境应该精确，以便静态时序分析时，能够指出所有设计的时序问题。进行静态时序STA，需要设置时钟，指定IO时序特性，指定错误路径(false path) 和 多周期路径(multi-cycle path)注意：STA主要针对同步电路。即由同一个时钟或者时钟沿驱动的电路。对于其他电路，时不做S

数字IC设计学习笔记Formality 形式验证1. 基本特点2. Reference Design 和Implementation Design3. container4. 读入共享技术库5. 设置Reference Design6. 设置Implementation Design7. 保存及恢复所做的设置8. 运行verify 命令1. 基本特点：Formality 是形式验证的工具，你可以用它来比较一个修改后的设计和它原来的版本，或者一个RTL 级的设计和它的门级网表在功能上是

数字IC设计学习笔记静态时序分析1. 时序分析路经2. 保持时间 2.1 概念 2.2 路径分析1. 时序分析路经Timing path类型：① In2reg：input port 到 时序元件的数据输入端② Reg2reg: 时序元件的时钟pin 到 下一个时序原件的数据输入端③ Reg2out：时序元件的时钟pin 到 output port④ In2out：input port 到 output port2. 保持时间2.1 概念Hold time，Th，T

数字IC设计学习笔记静态时序分析1. 亚稳态概念2. 产生原因3. 解决方法4. MTBF平均失效时间1. 时序分析的四条路经亚稳态：Metastability，触发器无法在某个规定时间内达到一个可确认的状态。当一个触发器处于亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。2. 建立时间概念： 采样的D触发器，在时钟有效边沿

数字IC设计学习笔记亚稳态1. 亚稳态概念2. 产生原因3. 解决方法4. MTBF平均失效时间1. 亚稳态概念亚稳态：Metastability，触发器无法在某个规定时间内达到一个可确认的状态。当一个触发器处于亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。2. 产生原因与危害原因：同步系统：组合逻辑路径上的延迟,导

数字IC设计学习笔记FIFO深度计算1. 背景2. 数据突发长度(burst length)3. FIFO深度计算1. 背景数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIFO深度是我们讨论的重点。2. 数据突发长度(burst l

数字IC设计学习笔记低功耗设计11. 目的2. 功耗的分析 2.1 功耗的类型 2.2 按结构分类 2.3 反转率的计算3. 低功耗设计方法 3.1 系统与架构级低功耗设计方法 3.2 RTL级低功耗设计方法 3.3 门级电路低功耗设计方法 3.4 物理级低功耗设计方法1. 目的(1). 便携式设备的需求(2). 可靠性和性能的需求功耗越高，热量越多，噪声越大，越影响器件正常工作，设备性能降低。(3). 成本功耗越大，热量越高，后期封装增加散热设备等，增加成本。2.

数字IC设计学习笔记跨时钟域同步问题2 多比特信号跨时钟域问题_异步FIFO2 异步FIFO原理图异步FIFO的设计主要有5部分组成：FIFO Memory：双口RAM存储数据sync_r2w：同步器，同步读数据指针到写时钟域sync_w2r：同步器，同步写数据指针到读时钟域wptr_full：处理写指针和满信号的逻辑rptr_empt：处理读指针和空信号的逻辑Verilog代码//----TOP module-----------------------------

数字IC设计学习笔记跨时钟域同步问题1 单比特信号跨时钟域问题 1.1 慢时钟域--> 快时钟域 1.2 快时钟域-->慢时钟域1 单比特信号跨时钟域问题1.1 慢时钟域–> 快时钟域方法：两级触发器打两拍；注意：第一级寄存器产生亚稳态并经过自身后可以稳定输出的概率为70%~80%左右，第二级寄存器可以稳定输出的概率为99%左右，再后面改善就不明显了，所以数据进来后一般选择打两拍即可。打两拍后虽然能够将数据稳定到0或1，但是0，1的稳定值时随机的，与输入没

数字IC设计学习笔记8位7段数码管21 原理图2 Verilog 代码3 Modelsim仿真1. 原理图由于AC620开发板上的模块不支持直接驱动数码管，故需要外接两个74HC595模块，将串行数据转化为并行的是用于数码管的数据；以及HC595_driver用于将原设计(HEX8)的输出信号转化为适用于HC595的信号，DS, SHCP, STCP；(1). 系统总原理图(2). 74HC595的时序图(3). HC595_driver时序图2 Verilog 代码mod

数字IC设计学习笔记8位7段数码管1 原理图2 Verilog 代码3 Modelsim仿真1. 原理图8位数码管数码管内部结构图数码管分为共阴极数码管和共阳极数码管；本文采用共阳极数码管。每个数码管内部的led灯的所有阳极连在一起，给正电压；当三极管的基极为高电平，三极管导通，VCC通过电阻，三极管加载到led灯的阳极。当led灯阴极为低电平，led灯点亮；当led灯阴极为高电平，led灯灭。由于无法同时点亮8个数码管中单一的一个led灯，故采用动态扫描实现。动态扫描：将操作平均

数字IC设计学习笔记按键消抖模块21 原理图2 Verilog 代码3 Modelsim仿真1. 原理图实验现象：每次按下按键0，4个led显示状态以二进制加法格式加1；每次按下按键1，4个led显示状态以二进制加法格式减1.2 Verilog 代码//----top module---------------------------------module fsm_key_filter_top( input clk, input rst_n, input key0, inp

数字IC设计学习笔记4. 按键消抖模块1 原理图2 Verilog 代码3 Modelsim仿真1. 原理图(1). key波形图理想的按键key信号在0，1转换之间，可以瞬时间完成；实际在按键时，会产生一定时间范围的抖动信号，这里抖动信号的持续时间定为20ms。(2). key_flag, key_state 波形图第一条波形为按键信号key；第二条波形为key_flag信号，当滤除抖动波形完成后，产生单周期高脉冲；第三条波形为key_state信号，当滤除抖动波形后，转变为