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静态时序分析STA
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静态时序分析STA
GloriaHuo
合抱之木,生于毫末;九层之台,起于垒土;千里之行,始于足下。——老子·《道德经》
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数字IC设计学习笔记_静态时序分析STA_TCL在EDA工具中的扩展与应用
数字IC设计学习笔记TCL在EDA工具中的扩展与应用1. TCL的应用2. 综合软件中TCL常见指令3. 数据类型object与其属性attibute1. TCL的应用TCL: Tool Command Language 工具命令语言TCL脚本基于命令:内建命令应用命令:支持C,C++扩展支持用户自定义的Synopsys TCL:强大,灵活,简单易用2. 综合软件中TCL常见指令逻辑综合,设计有两种表达方式:结构化的代码的DC常用指令Get_ports port原创 2021-03-11 15:51:16 · 1112 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_TCL脚本
数字IC设计学习笔记半周期路径Half Cycle Path1. 伪路径False Paths2. 如何处理False Paths1. TCL置换分类变量置换$: $ 后面为变量名。将置换成它的值。命令置换[]:[]内是一个独立的tcl语句反斜杠置换\:换行符,空格;[、$等被TCL解释器当作特殊符号对待的字符,加上反斜杠后变成普通字符。用\t表示TAB用\n表示换行符“#” 表示注释。“” TCL解释器对双引号中$和[]符号会进行变量置换和命令置换。 {} 而在花括号中,所有原创 2021-03-11 15:29:52 · 1407 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_多时钟Timing分析
数字IC设计学习笔记多时钟Timing分析 (Multiple clocks)1. 多时钟之间是整数倍关系2. 多时钟之间是非整数倍关系3. 有相位移动的1. 多时钟之间是整数倍关系静态时序分析计算时钟之间公共的周期。前提:只能算有data path相联系的的两个时钟之间的公共周期时序图脚本:Create_clock -name CLM \ -period 20 -waveform {0 10} [get_ports CLKM]Create_clock -name CLM \原创 2021-03-10 18:48:50 · 1249 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_多时钟域 Timing分析
数字IC设计学习笔记多时钟域 Timing分析 (timing cross clock domain)1. 慢时钟域到快时钟域2. 快时钟域到慢时钟域1. 慢时钟域到快时钟域Launch:对原时钟做了4分频/频率变成4倍,周期减少到1/4分频电路,这种情况,1. 定义为generated clock;2. 定义为两个时钟脚本:Create_clock -name CLKM\ -period 20 -waveform {0 10} [get_ports CLKM]Create_cl原创 2021-03-10 18:32:40 · 1816 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_多周期路径 Multicycle Paths
数字IC设计学习笔记多周期路径 Multicycle Paths1. 多周期路径 Multicycle Paths2. Setup time 检查3. Hold time 检查4. 总结1. 多周期路径 Multicycle Paths多周期路径Multicycle Paths:在一些特殊情况,组合逻辑的传输延迟超过了一个时钟周期,则这条组合逻辑路径被视为多周期路径,Multicycle Paths。对于多周期路径,进行时序分析时,需要在脚本文件中对这部分设计设置多周期路径约束。2.原创 2021-03-01 17:56:37 · 2663 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_半周期路径Half Cycle Path
数字IC设计学习笔记半周期路径Half Cycle Path1. 半周期路径Half Cycle Path2. Setup time 检查3. Hold time 检查4. 总结1. 半周期路径Half Cycle Path如果在设计中,同时存在上升沿触发的D触发器,以及下降沿触发的D触发器,则视为半周期路径,Half Cycle Path。2. Setup time检查时序图时序报告:Launch pathCapture path起始点 startpoint原创 2021-03-01 18:58:20 · 2699 阅读 · 2 评论 -
数字IC设计学习笔记_静态时序分析STA_伪路径False Paths
数字IC设计学习笔记半周期路径Half Cycle Path1. 伪路径False Paths2. 如何处理False Paths1. 伪路径False Paths在设计中,有些路径是不可能存在的,或者不可能发生的,这种路径称为伪路径,False Paths。对于伪路径,静态时序分析时,需要告诉工具,不去分析,这样可以提高静态时序分析的准确性,以及降低STA的计算空间,减少静态时序分析的时间。通常来讲,伪路径发生在异步电路,跨时钟域;或者电路内部逻辑复杂,推到后,发现其实是常量,不会发生变原创 2021-03-01 19:48:03 · 2937 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_ STA基本概念
数字IC设计学习笔记STA基本概念1. STA基本概念2. 时序弧概念 Timing Arc3. 建立时间和保持时间概念4. 时序路径概念Timing Path5. 时钟域概念clock domains6. 操作条件概念Operating conditions1. STA基本概念静态时序分析:是分析,调试并确认一个门级系统设计时序性能的方法。检验门级电路的最大延迟,以保证在指定的频率下,能够满足建立时间的要求;检验门级电路的最小延迟,以保证在指定的频率下,能够满足保持时间的要求。优原创 2021-02-28 12:46:36 · 9418 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_ PrimeTime 基本概述
数字IC设计学习笔记PrimeTime 基本概述1. PrimeTime 基本概述2. 运行模式1. PrimeTime 基本概述PrimeTime,Synopsys公司提出的,针对于复杂的,全芯片的,门级静态时序分析的工具。可集成在逻辑综合和物理综合的整个流程,让设计者去分析,解决复杂的时序问题。PT在各个阶段对应的时序延迟文件都不相同。越向后阶段,对应的静态时序分析的模型越准确PT主要是在库文件和时序模型的基础上,搭配指定命令约束的脚本文件(Tcl),对设计进行静态时序分析。库文件原创 2021-02-28 10:16:47 · 4506 阅读 · 2 评论 -
数字IC设计学习笔记_静态时序分析STA_配置STA环境3
数字IC设计学习笔记配置STA环境31. DRC检查2. 虚拟时钟 Virtual clocks3. 精炼时间1. DRC检查STA中,经常使用的设计规则检查是 max transition 和 max capacitance。DRC检查设计中的所有端口和管脚是否满足指定的 transition time 和 capacitance。脚本:set_max_transitionset_max_capacitance除此之外,适用于逻辑综合 DRC检查,而不适用于STA的还有:脚本:原创 2021-02-27 00:03:45 · 872 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_配置STA环境2
数字IC设计学习笔记配置STA环境21. 约束 Input path 和 Output path2. 时序路径组Timing path groups3. 外部属性建模1. 约束 Input path 和 Output path约束 Input path对于input path的约束,主要针对于input port 2 reg 时序路径。SDC脚本:set Tclk2q 0.9set Tc1 0.6set_input_delay -clock CLKA -max[expr Tclk2原创 2021-02-26 23:18:39 · 1028 阅读 · 0 评论 -
数字IC设计学习笔记_静态时序分析STA_配置STA环境1
数字IC设计学习笔记配置STA环境11. STA环境2. 指定时钟specifying clocks3. 生成时钟generated clocks1. STA环境STA环境,就是给STA指定一个正确的约束。环境应该精确,以便静态时序分析时,能够指出所有设计的时序问题。进行静态时序STA,需要设置时钟,指定IO时序特性,指定错误路径(false path) 和 多周期路径(multi-cycle path)注意:STA主要针对同步电路。即由同一个时钟或者时钟沿驱动的电路。对于其他电路,时不做S原创 2021-02-26 20:17:06 · 2174 阅读 · 1 评论 -
数字IC设计学习笔记_静态时序分析STA_保持时间
数字IC设计学习笔记静态时序分析1. 时序分析路经2. 保持时间 2.1 概念 2.2 路径分析1. 时序分析路经Timing path类型:① In2reg:input port 到 时序元件的数据输入端② Reg2reg: 时序元件的时钟pin 到 下一个时序原件的数据输入端③ Reg2out:时序元件的时钟pin 到 output port④ In2out:input port 到 output port2. 保持时间2.1 概念Hold time,Th,T原创 2021-02-23 21:25:06 · 3642 阅读 · 1 评论 -
数字IC设计学习笔记_静态时序分析STA_建立时间
数字IC设计学习笔记静态时序分析1. 亚稳态概念2. 产生原因3. 解决方法4. MTBF平均失效时间1. 时序分析的四条路经亚稳态:Metastability,触发器无法在某个规定时间内达到一个可确认的状态。当一个触发器处于亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。2. 建立时间概念: 采样的D触发器,在时钟有效边沿原创 2021-02-23 18:58:38 · 2654 阅读 · 0 评论