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FPGA
文章平均质量分 59
lemon152
这个作者很懒,什么都没留下…
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计数器
FPGA设计要求:if后面必须跟着else计数器模板always @ (posedge sys_clk or negedge rst_n) begin if (~rst_n) begin cnt <=0; end else if (add_cnt) begin if (end_cnt) begin cnt <= 0; end else begin cnt <= cnt+原创 2021-02-04 19:44:19 · 693 阅读 · 0 评论 -
移位寄存器笔记
连续打拍方法1:always @ (posedge clk) begin r_a_d1 <= i_a; r_a_d2 <= r_a_d1; r_a_d3 <= r_a_d2; r_a_d4 <= r_a_d3;endassign o_a = r_a_d4;方法2:always @ (posedge clk) begin r_a_4ff <= {r_a_4ff[23:0],i_a};endassign o_a.原创 2021-01-31 21:03:56 · 569 阅读 · 0 评论 -
FPGA笔记1&&vivado工程建立步骤
复位同步复位:按下复位键后,等待时钟上升沿后复位才有效异步复位:复位键有效后即复位,与时钟沿无关//CHN: 异步上沿复位always @ (posedge clk or posedge rst) begin if (rst) begin //CHN: 异步下沿复位always @ (posedge clk or negedge rst_n) begin if (~rst_n) begin //CHN: 同步上沿复位alwa...原创 2021-01-24 19:49:53 · 512 阅读 · 1 评论 -
vivado建立项目的步骤
第一步:新建项目,复制*.v和约束文件到文件夹在目录里新建project_4.srcs文件夹,project_4.srcs中再建constrs_1 sources_1文件夹,constrs_1文件夹中放约束文件pin.xdc timing.xdc debug.xdc文件;sources_1文件夹中放*.v文件和ip。第二步 Add Sources 添加*.v文件,不要添加宏定义文件添加*.v文件后,下图3的位置为小问号第三步:添加IP,这里添加CLOCK1.IP Catalog 2原创 2020-10-21 21:04:34 · 2647 阅读 · 0 评论 -
FPGA时钟约束
FPGA时钟约束时钟约束概念建立时间约束:在clk上升沿到来之前,数据提前一个最小时间量“预先准备好”,这个最小时间量就是建立时间;建立时间出现时序不过时,需要增加时钟周期。保持时间约束:在clk上升沿来之后,数据必须保持一个最小时间量“不能变化”,这个最小时间量就是保持时间;保持时间出现时序不过时,设计种需要增加组合逻辑电路,增加传输时间。为了更好的理解建立时间约束和保持时间约束,先介绍SR锁存器、D锁存器、D触发器。SR锁存器SR锁存器是最简单的时序电路,SR锁存器的功能:输入R复位,输原创 2020-10-13 06:18:23 · 1653 阅读 · 0 评论 -
FPGA边沿检测电路及verilog代码
文章目录前言一、上升沿检测电路原理1.上升沿检测电路2.读入数据总结前言所谓边沿检测,就是检测输入信号的上升沿和下降沿。在设计数字系统时,边沿检测是一种很重要的思想,实际编程时用的最多的时序电路应该就是边沿检测电路和分频电路了。所谓边沿检测就是,若是由1变为0,能够检测到下降沿,则被称为下降沿检测电路(negedge edge dttection circuit),能够同时检测上升沿与下降沿的电路称为双沿检测电路(double edge detection)一、上升沿检测电路原理对前一个cl原创 2020-09-29 20:47:51 · 1217 阅读 · 0 评论