两种触发时序:
边缘对其触发时序模型一
说明:该模型是当前时钟上升沿触发数据,并在下一个时钟上升沿对该数据进行采集,由于芯片工作发热等原因,会导致数据传输发生波动,其中skew_bre为最小延时,skew_为最大延时。
往往这种模型通过fpga自动布线也Hold slack无法满足,因此需要将数据线延时增长或者将时钟线进行缩短,可在时钟线端添加PLL产生相移(如下图),或者手动调整数据线的布线延时。
如果Hold slack无法满足,则将PLL相位左移。
注:如果相位右移,则采样沿应是第二个开始,才能准确的采集数据,则需添加时序约束,将muticycle调至2。 (比较浪费资源,且繁琐,一般不推荐)
也可以将触发时钟前调一个周期来尝试满足Hold slack的要求(如下图),但Setup slack可能满足不了。
这种时序一般不用PLL,而尽量使时钟布线延时增大以满足时序要求。
中间对其触发时序模型: