问题描述 使用modelsim编译文件时出现如下错误信息: 解决办法 1、选中出现错误信息的文件,右键->properties 2、点击进入后,找到“Verilog&Systemverilog”选项卡,点击进入选择“Include Directory”将编译时错误信息提示需要的文件所在文件夹进去即可 3、再次编译时无错误信息生成