【系统设计】Verilog语法及示例（3）

1.14 测试文件

要测试我们设计的模块功能是否正常，最直接的办法就是烧写到FPGA芯片中进行验证，但是这种方式往往结果并不直观，且出现问题后也不容易定位。

为提高工作效率，我们可通过电脑仿真的方式进行功能验证，待仿真通过后，再烧写到FPGA中，这样可以快速排除电路中存在的绝大多数bug。在电脑上进行仿真，除了我们设计的功能模块之外，还需要另一模块——testbench，用于产生被测模块所需的激励信号。由于testbench只是用于电脑端的仿真，而不需要最终综合成电路，因此其写法更加灵活，可以使用verilog语法中的一些不可综合的语句，如initial、#、$display、$readmemb、forever等。

假设我们的被测模块完成以下功能：

module fun(
input  a,
input  b,
input  c,
output y);

assign y = ~b & ~c | a & ~b;

endmodule

1.14.1 简单测试文件

最简单的测试文件可以写成如下形式：

module testbench1();
reg    a, b, c;
wire   y;

fun