【原理图PCB专题】Allegro模块化移动器件报...has the LOCKED property怎么解锁?

        在模块化原理图时,PCB也需要做一个模块.mdd文件。这时需要先画好图纸然后再制作模块化文件。

        修改文件时会发现模块化器件报错,无法编辑模块内部器件和走线,器件和走线都被LOCKED,如下所示报错内容:

Symbol "U1" Selected
Cannot edit Symbol "U1". Module "Cr_Module_Test_P01_Rfid17660_1" has the LOCKED property.
No valid items selected for the current operation, exiting.

Cannot edit Connect Line "N01376, Etch/Top". Module "Cr_Module_Test_P01_Rfid17660_1" has the LOCKED property.
No element found.

        那怎么怎么解除呢?

         首先选择编辑模式为Placement Edit模式。

        选择Groups

  • 0
    点赞
  • 0
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
《基于cadence_allegro的高速pcb设计信号完整性分析与仿真.pdf》是一本介绍了如何通过使用Cadence Allegro软件进行高速PCB设计中信号完整性分析与仿真的电子书。 该电子书首先介绍了高速PCB设计中的信号完整性的重要性,以及信号完整性分析与仿真的基本概念。然后详细介绍了如何使用Cadence Allegro软件进行信号完整性分析与仿真的步骤和方法。 该电子书首先介绍了如何在Cadence Allegro中建立高速PCB设计的工程文件,并详细介绍了如何导入PCB布局和原理图。然后,它介绍了如何在Cadence Allegro中设置信号完整性分析的参数,如时钟频率、信号延迟、信号电平等。并且该电子书还展示了如何使用Cadence Allegro的仿真工具进行信号完整性仿真,以评估设计的性能和可靠性。 同时,该电子书还介绍了一些常见的高速PCB设计中的信号完整性问题和解决方案。例如,布线不良导致的信号耦合和串扰问题、时钟信号抖动问题、功耗和地电位噪声问题等。 总的来说,《基于cadence_allegro的高速pcb设计信号完整性分析与仿真.pdf》提供了一种基于Cadence Allegro软件进行高速PCB设计信号完整性分析与仿真的详细方法和实例。对于电子工程师和PCB设计师来说,该电子书具有很高的实用价值,能够帮助他们有效地解决高速PCB设计中的信号完整性问题,提高设计的可靠性和性能。

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

阳光宅男@李光熠

持续与大家共同进步

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值