基于System-Verilog的VGA彩条设计与仿真

最新推荐文章于 2024-07-22 08:31:28 发布
最新推荐文章于 2024-07-22 08:31:28 发布
阅读量496 收藏 10
点赞数 3
文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_52345779/article/details/139707915
版权

目录

一、实验目标

二、模块代码

三、实验结果

四、总结

一、实验目标

学习和掌握System Verilog基本语法，在DE2-115开发板上设计驱动VGA显示器，在640x480@60显示模式下完成十种颜色等宽彩条的显示。

二、模块代码

1、时钟分频模块：将50MHZ的系统时钟分频成25MHZ，fpga系统时钟为50MHZ，而640x480@60显示模式下时钟频率为25.175MHZ，由于25.175MHZ的频率不太方便生成。为了便于时钟的生成，这里使用25MHZ代替25.175MHZ，时钟分频模块采用pll锁相环。

2、VGA_ctrl模块：生成rgb[15:0]、hsync、vsync三路信号，以及图像的横纵坐标

`timescale  1ns/1ns

module vga_ctrl  (                                           //VGA控制模块
    input       logic           vga_clk      ,
    input       logic           sys_rst_n    ,
    input       logic   [15:0]  pix_data     ,//图像数据

    output      logic   [9:0]   pix_x        ,
    output      logic   [9:0]   pix_y        ,
    output      logic           hsync        ,//行扫描信号
    output      logic           vsync        ,//场扫描信号
    output      logic   [15:0]  rgb    
);
    
   

parameter H_SYNC    =   10'd96  ,   //行同步
          H_BACK    =   10'd40  ,   //行时序后沿
          H_LEFT    =   10'd8   ,   //行时序左边框
          H_VALID   =   10'd640 ,   //行有效数据
          H_RIGHT   =   10'd8   ,   //行时序右边框
          H_FRONT   =   10'd8   ,   //行时序前沿
          H_TOTAL   =   10'd800 ;   //行扫描周期
parameter V_SYNC    =   10'd2   ,   //场同步
          V_BACK    =   10'd25  ,   //场时序后沿
          V_TOP     =   10'd8   ,   //场时序上边框
          V_VALID   =   10'd480 ,   //场有效数据
          V_BOTTOM  =   10'd8   ,   //场时序下边框
          V_FRONT   =   10'd2   ,   //场时序前沿
          V_TOTAL   =   10'd525 ;   //场扫描周期

reg        [9:0]    cnt_h       ;
reg        [9:0]    cnt_v       ;
wire                pix_data_req    ;
wire                rgb_valid ; //图像有效信号,行扫描信号位于有效图像范围并且场扫描信号位于有效图像范围时图像有效信号为高电平

//cnt_h:行同步信号计数器
always_ff @(posedge vga_clk or negedge sys_rst_n ) begin
    if(sys_rst_n == 1'b0)
        cnt_h <= 10'd0;
    else if(cnt_h == H_TOTAL - 1'b1 )
        cnt_h <= 10'd0;
    else
        cnt_h <= cnt_h + 10'd1;
end

//hsync:行同步信号
assign  hsync = (cnt_h  <=  H_SYNC - 1'd1) ? 1'b1 : 1'b0  ;

//cnt_v:场同步信号计数器
always_ff @(posedge vga_clk or negedge sys_rst_n ) begin
    if(sys_rst_n == 1'b0)
        cnt_v <= 10'd0;
    else    if((cnt_v == V_TOTAL - 1'd1) &&  (cnt_h == H_TOTAL-1'd1))
        cnt_v <= 10'd0;
    else    if(cnt_h == H_TOTAL -10'd1 )
        cnt_v <= cnt_v + 1'd1;
    else
        cnt_v <= cnt_v;
end
//vsync:场同步信号
assign  vsync = (cnt_v  <=  V_SYNC - 1'd1) ? 1'b1 : 1'b0  ;

//图像有效信号
assign  rgb_valid = (((cnt_h >= H_SYNC + H_BACK + H_LEFT)
                    && (cnt_h < H_SYNC + H_BACK + H_LEFT + H_VALID))
                    &&((cnt_v >= V_SYNC + V_BACK + V_TOP)
                    && (cnt_v < V_SYNC + V_BACK + V_TOP + V_VALID)))
                    ? 1'b1 : 1'b0;

assign  pix_data_req = (((cnt_h >= H_SYNC + H_BACK + H_LEFT - 1'b1)
                    && (cnt_h < H_SYNC + H_BACK + H_LEFT + H_VALID - 1'b1))
                    &&((cnt_v >= V_SYNC + V_BACK + V_TOP)
                    && (cnt_v < V_SYNC + V_BACK + V_TOP + V_VALID)))
                    ? 1'b1 : 1'b0;


//pix_x,pix_y:VGA有效显示区域像素点坐标
assign  pix_x = (pix_data_req == 1'b1)
                ? (cnt_h - (H_SYNC + H_BACK + H_LEFT-1'b1)) : 10'h3ff;
assign  pix_y = (pix_data_req == 1'b1)
                ? (cnt_v - (V_SYNC + V_BACK + V_TOP)) : 10'h3ff;





//rgb:输出像素点色彩信息
assign  rgb = (rgb_valid == 1'b1) ? pix_data : 16'b0 ;
endmodule

3、图像信息生成模块：产生等宽十色彩条数据。

`timescale  1ns/1ns
module  vga_pic
(
    input   logic            vga_clk     ,   //输入工作时钟,频率25MHz
    input   logic            sys_rst_n   ,   //输入复位信号,低电平有效
    input   logic    [9:0]   pix_x       ,   //输入VGA有效显示区域像素点X轴坐标
    input   logic    [9:0]   pix_y       ,   //输入VGA有效显示区域像素点Y轴坐标

    output  logic    [15:0]  pix_data        //输出像素点色彩信息
);

parameter   H_VALID =   10'd640 ,   //行有效数据
            V_VALID =   10'd480 ;   //场有效数据

parameter   RED     =   16'hF800,   //红色
            ORANGE  =   16'hFC00,   //橙色
            YELLOW  =   16'hFFE0,   //黄色
            GREEN   =   16'h07E0,   //绿色
            CYAN    =   16'h07FF,   //青色
            BLUE    =   16'h001F,   //蓝色
            PURPPLE =   16'hF81F,   //紫色
            BLACK   =   16'h0000,   //黑色
            WHITE   =   16'hFFFF,   //白色
            GRAY    =   16'hD69A;   //灰色

always_ff@(posedge vga_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        pix_data    <= 16'd0;
    else    if((pix_x >= 0) && (pix_x < (H_VALID/10)*1))
        pix_data    <=  RED;
    else    if((pix_x >= (H_VALID/10)*1) && (pix_x < (H_VALID/10)*2))
        pix_data    <=  ORANGE;
    else    if((pix_x >= (H_VALID/10)*2) && (pix_x < (H_VALID/10)*3))
        pix_data    <=  YELLOW;
    else    if((pix_x >= (H_VALID/10)*3) && (pix_x < (H_VALID/10)*4))
        pix_data    <=  GREEN;
    else    if((pix_x >= (H_VALID/10)*4) && (pix_x < (H_VALID/10)*5))
        pix_data    <=  CYAN;
    else    if((pix_x >= (H_VALID/10)*5) && (pix_x < (H_VALID/10)*6))
        pix_data    <=  BLUE;
    else    if((pix_x >= (H_VALID/10)*6) && (pix_x < (H_VALID/10)*7))
        pix_data    <=  PURPPLE;
    else    if((pix_x >= (H_VALID/10)*7) && (pix_x < (H_VALID/10)*8))
        pix_data    <=  BLACK;
    else    if((pix_x >= (H_VALID/10)*8) && (pix_x < (H_VALID/10)*9))
        pix_data    <=  WHITE;
    else    if((pix_x >= (H_VALID/10)*9) && (pix_x < H_VALID))
        pix_data    <=  GRAY;
    else
        pix_data    <=  BLACK;
endmodule

4、顶层模块：完成各模块的实例化

`timescale  1ns/1ns

module  vga_colorbar
(
    input   logic            sys_clk     ,   
    input   logic            sys_rst_n   ,   

    output  logic             hsync       ,   
    output  logic            vsync       ,   
    output  logic     [15:0]  rgb         
);





logic             vga_clk ;   
logic            locked  ;   
logic            rst_n   ;   
logic   [9:0]   pix_x   ;   
logic    [9:0]   pix_y   ;   
logic    [15:0]  pix_data;   


assign  rst_n = (sys_rst_n & locked);





clk_gen clk_gen_inst
(
    .areset     (~sys_rst_n ),  
    .inclk0     (sys_clk    ),  

    .c0         (vga_clk    ),  
    .locked     (locked     )   
);


vga_ctrl  vga_ctrl_inst
(
    .vga_clk    (vga_clk    ),  
    .sys_rst_n  (rst_n      ),  
    .pix_data   (pix_data   ),  

    .pix_x      (pix_x      ),  
    .pix_y      (pix_y      ),  
    .hsync      (hsync      ),  
    .vsync      (vsync      ),  
    .rgb        (rgb        )   
);


vga_pic vga_pic_inst
(
    .vga_clk    (vga_clk    ), 
    .sys_rst_n  (rst_n      ), 
    .pix_x      (pix_x      ), 
    .pix_y      (pix_y      ), 

    .pix_data   (pix_data   )  

);

endmodule

5、tb文件

`timescale  1ns/1ns
module tb_vga_ctrl ();
        logic                sys_clk      ;
        logic                sys_rst_n    ;
        logic     [15:0]      pix_data      ;




        logic                vga_clk      ;
        logic                locked       ;
        logic               rst_n        ;
        logic               hsync        ;//行扫描信号
        logic               vsync        ;//场扫描信号
        logic   [9:0]      pix_x        ;
        logic     [9:0]      pix_y        ;
        logic   [15:0]     vga_rgb      ;

   
    initial begin
        sys_clk = 1'b1  ;
        sys_rst_n = 1'b0;
        #20
        sys_rst_n = 1'b1;
    end
    
    always #10 sys_clk = ~sys_clk;

    assign  rst_n = (sys_rst_n & locked);

    always_ff@(posedge vga_clk or negedge sys_rst_n)
    begin
        if(sys_rst_n == 1'b0)
            pix_data <= 16'h0000;
        else if( (pix_x >=10'd0 &&pix_x <=10'd639)&&(pix_y >=10'd0 &&pix_y <=10'd479))

            pix_data <= 16'hffff;
        else
            pix_data <= 16'h0000;
    end

clk_gen	   clk_gen_inst (
	.areset ( ~sys_rst_n ),
	.inclk0 ( sys_clk    ),
	.c0     ( vga_clk    ),
	.locked ( locked     )
);

vga_ctrl    vga_ctrl_inst (
   . vga_clk   (vga_clk )   ,
   . sys_rst_n (rst_n   )   ,
   . pix_data  (pix_data)   ,//图像数据
   . hsync     (hsync   )   ,//行扫描信号
   . vsync     (vsync   )   ,//场扫描信号
   . pix_x     (pix_x   )   ,
   . pix_y     (pix_y   )   ,
   . vga_rgb   (vga_rgb ) 
);
endmodule

三、实验结果

仿真波形：

彩条显示：

四、总结

通过本次实验，我学习了SystemVerilog并完成了VGA彩条设计与仿真，SystemVerilog 在语言特性和功能上相对于 Verilog 更加强大和灵活，尤其在测试和验证方面有明显优势。

SpongeBob学FPGA
关注
  • 3
    点赞
  • 踩
  • 10
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
NC-Verilog仿真
weixin_43249158的博客
03-29 4426
本篇以Cadence的NC Verilog为例介绍了RTL仿真的基础知识。
Verilog-A/AMS系统设计与仿真资料
01-02
cadence verilogA相关资料 kinder或者WPS打开
Verilog-A/AMS系统设计与仿真
OpenFPGA的博客
09-16 2700
Verilog-A/AMS系统设计与仿真 Verilog- ams是Verilog标准的模拟混合信号版本。在开放Verilog国际(OVI)下进行标准化。开发的第一阶段是Verilog-A，描述模拟电路所必需的一组连续时间构造。这是基于SPICE的语言。Verilog-A并不打算直接与Verilog-HDL一起工作。相反，它是一种具有类似语法和相关语义的语言，旨在为模拟系统建模，并与香料级电路仿真引擎兼容。 Verilog-A在1996年被OVI标准化，Verilog-AMS 1.3在1998年发布。版本2
仿真工具-NC-Verilog使用教程
耐心的小黑的博客
10-18 9560
一、NC-Verilog概述 二、两种模式运行SimVision 三、准备工作介绍 四、启动NClaunch 五、开始使用NClaunch
【数字IC/FPGA】书籍推荐（1）----《轻松成为设计高手--Verilog HDL实用精解》
热门推荐
孤独的单刀
03-20 3万+
【数字IC/FPGA】书籍推荐（1）----《轻松成为设计高手--Verilog HDL实用精解》
linux 下nc-verilog 仿真环境搭建,Cadence NC Verilog仿真教程
weixin_36325338的博客
05-08 2967
这个手册将向你介绍使用 NC-Verilog simulator 和 SimVision。 本文使用的是一个用 Veilog 硬件编程语言编写的一个饮料分配机，通过这个例 子你将学会： ·编译 Verilog 源文件，描述设计，在 NC-Launch(用于管理你的大型设计 的图形交互接口)上进行设计的仿真。NCLaunch 帮助你配置和启动编译器，描 述器和仿真器。当然你还可以在 NCLaunc...
基于Verilog HDL的UART模块设计与仿真
01-19
摘要：通用异步收发器UART常用于微机和外设之间的数据交换，针对UART的特点，提出了一种基于Ver4log HDL的UART设计方法。采用自顶向下的设计路线，结合状态机的描述形式，使用硬件描述语言设计UART的顶层模块及各...
基于Verilog-A语言的霍尔元件仿真模型的建立
05-25
该模型充分考虑了各种物理效应及寄生效应的影响,采用硬件描述语言Verilog-A实现,非常适合在Cadence Spectre环境下对霍尔元件及整个霍尔集成电路进行仿真分析。实验结果表明:该模型仿真精度高、结构简单、易于实现。
基于Verilog的顺序状态逻辑FSM的设计与仿真
12-09
总的来说，基于Verilog的顺序状态逻辑FSM设计涉及理解FSM的工作原理、Verilog语法、逻辑综合概念以及使用EDA工具进行功能和时序验证。这种设计方法为复杂数字系统的开发提供了高效、灵活和可扩展的途径，使得设计者...
FPGA-计数器
weixin_45547259的博客
07-19 961
之前一直说整理点FPGA控制器应用的内容，今天就从这个在时序逻辑中比较重要的内容开始总结一下，主要通过还是通过让一个LED闪烁这个简单例子来理解。
Zynq系列FPGA实现SDI编解码转SFP光口传输（光端机），基于GTX高速接口，提供6套工程源码和技术支持
qq_41667729的博客
07-15 1082
Zynq系列FPGA实现SDI编解码转SFP光口传输（光端机），基于GTX高速接口，提供6套工程源码和技术支持
FPGA JTAG最小系统 EP2C5T144C8N
qq_39239990的博客
07-19 454
FPGA的文档没有相应的基础还真不容易看懂，下面是B站上对FPGA文档的解读(本文非对文档解读，只是为个人记录核心电源（vcc) :主要是供给fpga用的，一般为1.2vIO口电源(vccio):（为了适应不同的外围设备，而将IO分成了几个区（BANK），每个区可以设置不同的电压以适合相应的不同的外围设备；虽说可以设备不同的电压，一般也就几个1.2v 1.5v 3.3vPLL电源;又分为pll模拟电源与pll数字电源；模拟电源供给pll辅助电源:主要用于。
PCIE中的CFGBVS（Configuration Bank Voltage Select）和VCCO_0（IO电源电压）之间的关系
weixin_41230430的博客
07-20 339
CFGBVS和VCCO_0的关系在Xilinx FPGA中是确保IO电平标准和配置正确的关键。通过正确设置CFGBVS与VCCO_0的一致性，可以保证FPGA中特定BANK的IO能够在安全和稳定的电气条件下正常工作，从而确保整个系统的可靠性和性能。
基于X86+FPGA+AI的远程医疗系统，支持12/13代 Intel Core处理器
YEYUANGEN的专栏
07-18 675
远程医疗，其实质是以计算机技术、传感器技术、遥感/遥测/遥控技术等为依托，将医疗资源与患者进行有效连接，实现医院资源共享和优化配置的一种新型医疗服务模式，可以打破地域和时间的限制，把大医院或专科医疗中心更优质的医疗技术和手段送到医疗条件较差的边远地区，为患者提供更加高效、便捷、精准的医疗服务。支持1*PS/2接口、8*GPIO、1*CPUFAN、1*SYSFAN、1*JFP、1*SIM、1*AMP接口满足更多外设接入需求；支持2*Line out、2*Mic in、1*Line in音频接口；
为什么 FPGA 的效率低于 ASIC？
最新发布
OpenFPGA的博客
07-22 304
FPGA是“可重构逻辑”器件。先制造的芯片，再次设计时“重新配置”。ASIC 不需要“重新配置”。你先设计，把它交给代工厂，然后制造芯片。现在让我们看看这些芯片的结构是什么样的，以及它们的不同之处。● 逻辑单元：FPGA的基础模块这是最小的逻辑块。LUT 充当组合逻辑。在DFF的帮助下，可以形成时序逻辑。它可以构建逻辑门、多路复用器、编码器、加法器;任何真值表都可以作为布尔表达式存储在 LUT 中...
verilog实现ram16*8 （vivado）
m0_74626628的博客
07-19 349
【代码】verilog实现ram16*8 （vivado）
FPGA 中的 IOE与IO BANK
weixin_41230430的博客
07-20 418
在 Xilinx FPGA 中，IOE 指的是 I/O Element，即输入/输出元素。综上所述，Xilinx FPGA 中的 IOE 可以配置是基于其可编程逻辑架构和丰富的配置选项。总之，IOE 是 FPGA 中重要的资源单元之一，它们通过提供灵活的输入/输出功能和多种电气特性配置选项，支持 FPGA 在各种应用中实现与外部设备的高效通信和数据交换。Xilinx FPGA 中的 IOE（I/O Element，输入/输出元素）之所以可以配置，主要是因为 FPGA 架构的灵活性和可编程性。
数字电路之简单的取值和自加功能
qq_36683398的博客
07-21 173
rstn和load为低电平，输出位0。时钟上升沿采样输出IN的值。经过复位之后，输出为0。
Cadence仿真教程：Ultrasim、Spectre与Spectre-Verilog解析
Spectre-Verilog则结合了Spectre的电路仿真能力和Verilog的硬件描述语言，支持混合信号设计的仿真，允许设计师在同一个环境中同时处理数字和模拟部分，极大地简化了数模混合设计的验证过程。 Cadence的EDA软件套件...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值